1、引言

在FPGA的開發應用中，大多數EDA軟件（后面以altera QuartursII為例）都提供乘除法、開方運算的設計向導，或提供LPM宏函數，但普遍占用資源量大。而在許多信號處理應用中，要求計算精度高、資源敏感而計算時延要求并不高，這時我們需要一種保證計算正確且資源開銷最低的FPGA實現方法，本文給出了實現乘除法、開方運算的FPGA串行實現算法，并與LPM宏函數進行了性價比比較。結果表明，本文給出的各算法計算準確，資源量遠小于調用LPM宏函數。

2、算法描述

2.1、乘法

向左移位操作，那么乘積右移一位，相對而言可以認為乘數被放大兩倍。可見Booth算法只采用加法、減法和右移操作便可計算補碼數據的乘積。對乘數從低位開始判斷，根據兩個數據位的情況決定進行加法或減法運算，每次將乘積項向右移一位。

圖1

實現結構如圖1。可見，本算法將乘法轉化為串行的加減和移位運算，從而節省了大量邏輯資源。

2.2、除法

除法計算我們采用經典的計算的方式，這種算法的實現思路清晰，實現的結構也很簡單。我們首先介紹原碼除法的實現。

設：A、B均為無符號數，A=1011，B=0011，求A/B。其計算如下圖：

圖2

其特點可歸納如下：

（1）、 每次比較余數（被除數）和除數的大小，確定商為1還是0；

（2）、 每做一次減法，保持余數不動，低位由被除數低位補進，再減去右移后的除數。

對于補碼除法運算，為了簡化中間判斷過程，我們可以先將除數和被除數取模，然后按照原碼的計算方法求出商和余數，再根據除數和被除數的符號對計算結果進行修正即可。由此可見，有符號除法包含了無符號除法的運算過程，所以我們這里也著重介紹有符號除法的計算過程。設：被除數（x）為56位，除數（y）為28位，考慮所有可能性，則商（q）取56位，余數（r）取28位。具體實現步驟如下：

（1）、56位余數移位寄存器shx=mod（x），28位余數寄存器reg=mod（y），被除數符號flagx=sign（x），除數符號flagy=sign（y）， 29位余數移位寄存器shr=0，56位余數移位寄存器shq=0，k=112；

（2）、 若k為奇數， shr左移一位低位補shx最高位， shx左移一位低位補0；

若k為偶數，則 if shrelse shq左移一位低位補1，shr=shr-reg；

（3）、 重復步驟2，直到 ；

（4）、 結果修正（如表2）。

說明：最后需要根據A、D的符號和shQ、shR、regD的值對計算結果進行修正。修正方法如下表。

表2

本算法由于基于經典方式實現，思路清晰，同時全串行操作也很大程度上降低了資源量。

2.3、開方

非冗余算法是經典的開方算法，其基于如下計算：

圖3

3、FPGA實現

我們在Altera公司的QuartusⅡ5.1軟件環境下使用VHDL語言完成了上述各算法，并在StratixⅡEP2S30484C5芯片中實現。下面給出了各算法的資源消耗情況，并與IP_core作了比較（如表3）。

表3

可以看出本文中提出的算法對二進制數的乘除法以及開方占用資源很少，而且保證了計算精度；IP_core所用時間最短（輸出時延可調），但占用邏輯單元隨著位寬的增加急劇上升。由

此可見，當實際設計對邏輯單元使用要求不苛刻時，便可以使用IP_core，其設計簡單且計算時

延小。若對邏輯單元使用有要求且對計算時延不敏感時，使用串行乘除法和開方是很好的選擇。

4、結束語

本文給出了乘除法、開方運算的FPGA串行實現算法，與IP_core方法相比，本文中的算法占用邏輯單元少，但計算周期較長，實際應用中可以考慮采用流水線等改進辦法，以進一步縮短計算周期。

責任編輯：gt