與僅僅幾年前相比，當今的嵌入式產品已經變得更加復雜和更加先進。設計本身可包括一個FPGA以及一個單獨的圖形處理器（GPU），外加多個用于視頻端接、USB、無線網絡、以及高速有線以太網、工業Modbus或現場總線的連接端口。每個處理器以及相應的子系統都需要唯一的與其他時鐘無關聯的頻率和類型，因此，它們需要自己的時鐘信號。設計一個能產生這些彼此不同、具有所需精度性能的時鐘系統，并將其分配到各自的負荷，是產品設計工程師所面臨所有問題中的新挑戰。

要提供這些時鐘，一種直接和顯而易見的方式似乎很簡單，即可以根據需要采用多個時鐘發生器IC，并將其放置在PC板上各個目標負載附近，或者采用一個由主時鐘驅動的時鐘樹架構，如圖1所示。這種做法至少從理論上可以解決多時鐘的問題，因為每一個負載裝置的需求可以通過量身定做的時鐘信號來滿足。而且，由于每個時鐘源都靠近其負載，時鐘之間以及時鐘與信號之間的串擾都得到降低，從而最大限度地減輕了附加的時鐘抖動和畸變問題。

圖1：使用單一主時鐘以及具有本地時鐘發生器的時鐘樹是一種提供所需多個本地時鐘的方式，但這種方式會影響成本（BOM，價格，占位面積）和性能，必須仔細研究。

為每個目標負載配備一個時鐘IC的解決方案看似頗有吸引力，但也有許多不利因素，例如：

1.采用多個單獨的時鐘發生器IC直接導致BOM（物料清單）成本升高，以及管理和采購這些不同IC所產生的物流問題。

2.需要較大的PC電路板空間，而該問題幾乎在每一個設計都很受限。

3.如果使用單獨的、單路輸出時鐘發生器，而不是采用一個分布式時鐘樹，每一個時鐘都需要自己的晶振，這將增大成本和電路板空間。

4.使用“時鐘樹”來產生最終的多個時鐘會增加成本、占用空間、時鐘抖動和誤差積累。

5.采用多個IC會提高整體功耗。

6.若使用多個時鐘發生器IC，每個新的設計都具有不同的電路板布局和時鐘組件，使得難以在公司產品線不同產品之間重用系統設計。

在特定情況下每一個因素多么重要取決于具體設計、其優先事項、以及各種權衡。在多處理器系統中，針對每一個所需的獨特時鐘，如果決定采用一個時鐘發生器加上一個晶振的方案會產生許多意想不到的后果。

替代方案的優勢

幸運的是，還有另外一種方法可以在很大程度上克服多處理器設計中使用多個單獨時鐘發生器IC的弊端。一個多輸出、可編程時鐘發生器可以經由一個單一晶振來提供多路獨立的輸出，因而可以替代兩個、四個、或更多個時鐘。這些IC可具有多種輸出選項、配置、以及頻率范圍，也可以面向多種應用。

在選擇一個多路輸出時鐘發生器時，關鍵一點是要使其性能與各種時鐘負載的需求相匹配。在許多設計中，各種不同的負載不僅具有不同的頻率，當然也具有不同的電壓、格式、上升/下降時間最大值、以及抖動指標。高端FPGA或SoC器件與用在同一設計中的低速通信鏈路相比，，其時鐘將具有更嚴格的要求，但設計者卻希望選擇單一時鐘發生器IC來滿足所有不同的需求。

最新一代的可編程時鐘發生器能夠實現這些目標，尤其是可以滿足一些較為困難的要求。例如，Xilinx公司的 Virtex-6和Virtex-7FPGA分別具有480 Mbps至6.6 Gbps，2.488 Gbps至11.18 Gbps數據速率的收發器，每個通道原始數據速率高達5.0 Gbps的PCI Express Base，以及一個支持10/100/1000 Mbps鏈路的以太網MAC模塊，如圖2所示。

圖2： Xilinx公司提供的Virtex 6等FPGA具有高功能密度和極高帶寬數據鏈路，具有成幀（framing）、增強型前向糾錯（EFEC）的100GE MAC光學接口，以及采用兩個Virtex-6 HX565T FPGA通過Interlaken總線實現的ASIC（或背板）接口。

為了滿足設計師基于這些FPGA實現電路設計的需求，IDT公司推出了VersaClock6系列可編程時鐘發生器，如圖3所示。VersaClock6時鐘發生器可提供2至8路可配置輸出（可選擇為LVDS或LVPECL）以及2個、3個、或4個一次性可編程（OTP）配置，取決于選擇的具體器件。所有時鐘發生器包括一個分數輸出分頻器架構以獲得最高的靈活性，并能產生1至350MHz之間的任何頻率。該系列產品的最顯著特點是能夠確保均方根（RMS）相位抖動指標大大低于500 fs（0.5ps），如圖4所示。

圖3：IDT公司的VersaClock 6系列時鐘發生器具有2個至8個可配置LVDS或LVPECL輸出，每個都可實現1 到350 MHz之間的用戶可編程頻率。

圖4：采用156.25和312.5MHz參考時鐘，測量得到的相位抖動分別略微高過400fs（0.4ps）和350 fs（0.35ps）均方根值，如這些位噪聲曲線所示，超過了最新FPGA的要求。

以應用實例說明其優勢

那些必須支持SMPTE 424標準的設計可以作為很好的例證來說明使用一個可編程多輸出器件的好處。SMPTE 424標準又稱為3G-SDI，它針對高性能3 GbpsSerDes（串行/解串器）功能具有非常嚴格的眼圖抖動規范，以滿足所期望的誤碼率（BER）目標。 ［SMPTE為電影與電視工程師學會，是國際公認的標準化機構，其管理的規范包括數字電視傳輸高速串行物理接口，通常被稱為SDI或串行數據接口］。主要的強制性要求包括：

·時序抖動2.0 UI最大值，峰值到峰值，頻率范圍從10Hz到100kHz

·校準抖動規范（Alignment jitter）0.3 UI最大值，峰值到峰值，頻率范圍從100 kHz至297 MHz，推薦0.2 UI（一個單位間隔（UI）是兩個相鄰信號轉變的時間間隔，為時鐘頻率的倒數）。

在技術方面更加具有挑戰的是，許多廣播視頻設計需要同時支持NTSC和PAL HDTV標準，這意味著它們需要同時具有148.5MHz和148.5 /（1.001）MHz的參考時鐘。此外，廣播視頻產品需要支持IP視頻（VoIP）的趨勢意味著這些設計也可能需要支持10GEPHY（10千兆以太網物理層），所以，通常需要工作在156.25 MHz的一個附加參考時鐘。

由于Xilinx 7 系列FPGA具有集成式、高性能GTX / GTH / GTP收發器，因而通常被選用于這些支持SMPTE標準的設計。為了滿足SMPTE 424眼圖抖動規范，賽靈思（Xilinx）公司針對用于驅動這些SerDes功能的參考時鐘規定了非常嚴格dBc/Hz相位噪聲要求。如果相同的Xilinx 7系列GTX /GTH/GTP收發器也用于實現10 GbpsSerDes，非常嚴格的dBc/Hz的相位噪聲要求同樣也很關鍵。這些非整數相關（non-integer-related）時鐘頻率（148.5 MHz、 148.351648MHz以及156.25MHz）在與每個時鐘非常嚴格的相位噪聲要求結合時，意味著提供一個集成式時鐘解決方案是一項重大任務。

幸運的是，已經有一種單一器件能夠以單個器件綜合所有這些高性能時鐘：即IDT公司的通用頻率轉換器（UFT）系列高端鎖相環（PLL）。該系列產品可作為一種高性能合成器，只需要一個簡單的、基本模式并行諧振晶體（parallel-resonant crystal）作為其輸入參考。UFT系列的所有產品都支持每個PLL的一個或兩個不同引腳可選配置，并且這些可被預加載到內部一次可編程（OTP）非易失性存儲器，用于在加電后直接自動運行，或者使用一個I2C串行接口來設置所需的頻率轉換配置。

對于SMPTE 424設計，IDT公司的8T49N241可以作為一個高性能、四路輸出合成器，如圖5所示，其中可以清楚地看到電路板空間的節省以及設計復雜性。該系列的時鐘器件具有這種復雜應用中Xilinx 7 系列參考時鐘所要求的性能。

圖5：一個單一的IDT通用頻率轉換鎖相環（這里是8T49N241）可以用作一個高性能4路輸出合成器，能夠提供SMPTE需要的低抖動和高精度頻率，可取代4個晶振和4個發生器IC。

圖6示出了一個典型的由IDT UFT時鐘器件產生的156.25MHz輸出時鐘相位噪聲曲線。相位噪聲曲線遠低于Xilinx Action Note AR# 44549所確定的相位噪聲水平。

圖6：IDT公司 UFT時鐘IC生成的156.25 MHz輸出時鐘典型相位噪聲曲線超過了Xilinx Action Note所確定的噪聲要求。

如果設計者選擇使用具有多路輸出的一個單一時鐘發生器IC，許多由于采用單獨時鐘IC而產生的問題就會消失或變得更簡單。此外，通過為時鐘IC添加可編程性，同樣的組件和電路板布局可以重用于多個產品或升級產品。

設計人員在使用單一的時鐘IC時，有一點需要牢記。IC的物理位置以及電路板上各個輸出到相應負載的布線，都必須通過建模和仿真。這些對于保持時鐘信號的完整性，并使串擾和噪聲，以及對于抖動的影響達到足夠低的水平非常必要。幸運的是，現在已有的用于高速信號和PCB布局的仿真工具能夠完成這些任務，也將有助于確保針對非時鐘信號的整體設計性能。

工具，易用性等設計考慮

顯然，如果一個用戶可編程、完全可配置的時鐘發生器IC不能很容易地進行編程或配置，這對于用戶將是一件非常令人沮喪的事情。 IDT公司的Timing Commander軟件平臺可以讓客戶通過一個直觀而靈活的圖形用戶界面（GUI）對器件進行配置和編程。

圖7所示為該平臺的圖形用戶界面屏幕截圖，其中該GUI把8T49N241配置為SMPTE 424應用的高性能四路輸出合成器，分數反饋PLL與整數及分數輸出分頻器混合的組合允許8T49N241生成所有的這些輸出頻率，它們具有0 ppb的（每十億份）附加合成誤差，并且測得的10GE和SMPTE 424時鐘相位噪聲性能滿足Xilinx 7系列的要求。

圖7：為了配置SMPTE設計，IDT Timing Commander GUI采用分數反饋PLL與整數及分數輸出分頻器混合的組合來產生所有需要的輸出頻率。

另外，系統內I2C編程模式可以被用來在上電時為多輸出器件編程，以覆蓋一次可編程存儲器的配置，因而，如果需要可重新配置器件。最后，用戶可以另外針對每個輸出對的一個獨立擴頻功能進行編程，以降低系統級的EMI/RFI水平和其他有關的顧慮，同樣，這些也取決于選取的器件。

用戶可編程在許多方面對于多處理器系統設計人員幫助很大，同時也克服了采用多個單獨、彼此獨立的時鐘發生器所導致的缺陷，并且不會影響性能。用戶可編程的特性能夠憑借單一器件支持不同類型和負載需求，因此，“哪個時鐘針對哪個負載類型？”等相關問題迎刃而解。當然，這些器件不僅可以進行頻率定制，而且也支持其他一些關鍵的規范，能夠實現成本、性能和高能效設計的理想平衡，而以往的方案往往要面臨顧此失彼的尷尬。

責任編輯：gt