科通集團日前在北京、上海、深圳召開Cadence Allegro 16.6技術研討會，與工程師分享Cadence Allegro 16.6的最新功能特點。科通集團表示，將以本地化的優質服務，把Cadence Allegro 16.6的優勢與本土需求結合，讓工程師深入了解Cadence Allegro 16.6給設計帶來的優化。

　　PCB的設計趨勢

　　科通Cadence產品經理王其平認為，PCB的三個設計趨勢是：小型化，功能越來越多；高速化；工具的智能化。在高速、高密度PCB設計方面，Cadence提供了很好的解決方案來優化電路板布局。以多層PCB設計為例，Cadence的工具可以通過優化布局來減少設計層數，節省成本。“用其他工具需要8層完成的設計，用Cadence工具可能僅需4層就能實現。”

　　隨著未來的設計趨勢將向高速、高密度發展，仿真功能變得非常重要。因此，今年Cadence收購了信號與電源完整性技術供應商Sigrity，從而進一步加強了仿真的能力。Sigrity提供了豐富的千兆比特信號與電源網絡分析技術，包括面向系統、PCB和IC封裝設計的獨特的考慮電源影響的信號完整性分析功能。Sigrity分析技術與Cadence Allegro和OrCAD設計工具的組合將會提供全面的前端到后端的綜合流程，幫助系統和半導體公司提供高性能設備，應用千兆比特接口協議，例如DDR和PCI Express。

　　Cadence Allegro 16.6的最新功能特點

　　與Protel提供的是一個完整的設計工具包不同，Cadence Allegro工具提供了極其靈活的配置，通過拆分成許多功能模塊，不同需求的客戶可以找到最貼切的方案，從而大幅節省了成本。相比Allegro 16.5，之前的Pspice只能支持單核，而新的Pspice可支持多核（超過4核），因而在仿真速度方面最高提升4倍。加強了與用戶互動的功能，可通過云存儲將設計放到云端。此外，在Team Design、小型化、三維接口等方面都有很好的改進。

　　Allegro 16.6能夠將高速界面的時序閉合加快30～50%，這有賴于時序敏感型物理實現與驗證，其對應的業界首個電子CAD（ECAD）團隊協作環境，面向使用Microsoft SharePoint技術的PCB設計。

　　Allegro 16.6產品線的新功能有助于嵌入式雙面及垂直部件的小型化改良，改進時序敏感型物理實現與驗證，加快時序閉合，并改進ECAD和機械化CAD（MCAD）協同設計--這些都對加快多功能電子產品的開發至關重要。Allegro套件的PCB設計小型化功能在16.5中已經提供，Allegro 16.6產品套件繼續利用嵌入式有源及無源元件最新的生產工藝，解決電路板尺寸不斷縮小有關的特定設計問題。元件可利用Z軸垂直潛入到PCB內層，大大減少X和Y軸布線空間。

　　Allegro 16.6通過自動交互延遲調整（AiDT）加快時序敏感型物理實現。自動交互延遲調整可縮短時間，滿足高級標準界面的時序約束，例如DDR3等，縮短的程度可達30～50%。AiDT可幫助用戶逐個界面地迅速調整關鍵高速信號的時間，或將其應用于字節通道級，將PCB上的線路調整時間從數日縮短到幾個小時。EMA Timing Designer結合Allegro PCB SI功能，幫助用戶迅速實現關鍵高速信號的時序閉合。

　　業界評價

　　據王其平介紹，過去一年，科通代理Cadence的業務量實現了將近100%的增長，客戶群數量不斷突破，市場占有率也不斷增加。他解釋說，例如，手機向智能手機的轉移使得很多開發平臺往Cadence平臺轉移。這是由于客戶的設計復雜度不斷提升，對于工具的需求也不斷往高端靠近。而從以已有實例來看，客戶用兩個月時間即可完成從Protel向Cadence工具的全部切換。

　　王其平表示，市場資源和聯合支持是科通的重要優勢，科通可以為用戶提供從芯片級到板級的良好支持，在成本方面也更具競爭力。從2011年開始代理Cadence產品至今，科通始終專注于如何實現更好的服務，將獲得市場占有率放在第一位，短短兩年客戶數量已達到100多位。目前，除了每周二的在線培訓，科通還通過workshop、研討會等其他形式為客戶提供多種支持。