在Allegro SI的參數設置環境中你可以針對不同pcb設計要求規定不同的約束條件。這些不同的約束條件可以通過參數分配表分配給電路板上不同的特定區域，或者分配給某一個信號組(group)，甚至具體到某一個網絡。這些約束條件包括了范圍廣泛的物理和電氣性能參數，如常見的PCB線寬，過孔數目，阻抗范圍，還有峰值串擾，過沖特性，信號延時，阻抗匹配等。Allegro

　　SI內部包括SigNoise信號完整性分析工具，SigNoise能接受IBIS，Elecmodel和Quad模型，轉換成其獨特的設計模型化語言(DML)以完成復雜I/O結構的建模。這種結構內有可編程驅動強度緩沖器，動態上拉/下拉I/O緩沖器和動態鉗位二極管。這種復雜的I/O結構模型是純IBIS模型難以作到的。DML語言以Spice語言為基礎，把IBIS模型嵌套在較大的宏模型中，在較大的Spice模型中有功能性IBIS模型，因此pcb設計培訓SigNoise能以快得多的速度進行仿真，而這種速度是純Spice模型所無法達到的。

　　“高速”設計并不是只適用于以較高時鐘速率運行的設計，隨著驅動器的上升和下降時間縮短，信號完整性和EMC問題就會加大。如果所用片子的信號和時鐘邊沿速率為1至2ns或更快，即使運行在幾兆赫的板子也要精心考慮。信號傳遞速度快的板子在設計時就要采用虛擬樣板，先對系統功能進行透徹的仿真，然后決定電路圖的布局布線。所謂虛擬樣板是供設計者先行模擬仿真的系統模型。對模擬樣板進行仿真，是為了分析信號的完整性和EMC性能，這意味著樣板里必須有足夠精確的器件模型。片子模型通常有兩類：一類是功能級;另一類是電路/器件級，后者一般用的是Spice語言或類似Spice的語言。功能級模型用于對系統級整體設計的評估，而電路/器件模型則用于對設計內部各個零部件進行精確分析，找出難以鑒定的隱患。對這兩類模型都要進行仿真，并檢查器件互連及板子通路。

　　IBIS模型是用于描述I/O緩沖信息特性的模型,一個輸出輸入端口的行為描述可以分解為一系列的簡單的功能模塊,由這些簡單的功能模塊就可以建立起完整的IBIS模型,包括封裝所帶來的寄生參數、硅片本身的寄生電容、電源或地的嵌壓保護電路、門限和使能邏輯、上拉和下拉電路等。

　　Allegro SI是Cadence公司為了滿足高速系統和板級設計需要而開發的工程設計環境。它將功能設計和物理實際設計有機的結合在一起。設計工程師能在直觀的環境中探索并解決與系統功能息息相關的高速設計問題。在進行實際的布局和布線之前，Allegro SI Interconnect

　　Designer使設計工程師在時間特性，信號完整性，EMI，散熱及其他相關問題上作出最優化的設計。這種統一的考慮不僅在單塊板的系統中得到完美體現，更能在多塊板構成的系統中，包括ASIC芯片，電路板，連接電纜，插接件等之間的連接進行分析。Allegro SI可以接受許多第三方廠商的網絡表信息，時間特性數據(例如IBIS模型)，提供了強大且易用的高速設計必須考慮的參數設置環境。元件的IBIS仿真模型由元件的制造商提供，也可以自定義元件的模型。IBIS(input/output buffer information)輸入/輸出緩沖器信息規范,是一個元件的標準模型信息。IBIS模型是一種基于V/I曲線的對I/O 緩沖器快速準確建摸的方法,是反映芯片驅動和接收電氣特性的一種國際標準,它提供一種標準的文件格式來記錄如驅動器輸出阻抗、上升/下降時間及輸出負載等參數,非常適合做振鈴(ringing) 和串擾(crosstalk)

　　Allegro SI對高速系統的信號完整性分析和波形仿真，在高速系統設計中具有指導意義。設計者可以在電路板預布局的情況下，就可以對系統特性進行仿真，而且實踐證明，仿真結果不好的布局，在完成布線后的仿真結果也不好。在進行布局的調整，完成布線后，再進行仿真，對于效果不好的網絡分析原因，再加以針對性的改進，直至得到滿意的布線結果。Allegro

　　SI仿真流程如下：