引言
電子器件的生產商和電子產品的制造商都在傾向于采用最新的器件技術，如BGA、CSP(芯片規模封裝)、TCP(倒裝芯片封裝)和其它更小的封裝，以提供更強的功能、更小的體積，并節省成本。電路板越來越密、器件越來越復雜、電路性能要求越來越苛刻，越來越難的接入問題導致了工業標準IEEE 1149.1——邊界掃描的誕生。邊界掃描測試BST是一種可測試結構技術，它是在芯片的I/O端上增加移位寄存器，把這些寄存器連接起來，加上時鐘復位、測試方式選擇以及掃描輸入和輸出端口，而形成邊界掃描通道。每個IEEE 1149.1兼容的器件，都包括一個4線或5線的測試端口(TAP)、一個狀態機(TAP控制器)和由邊界掃描單元構成的邊界掃描移位寄存器。其中TAP控制器用于控制邊界掃描測試的執行。邊界掃描描述語言(BSDL-Boundary-Scan Description Language)是VHDL語言的子集。測試軟件開發系統使用BSDL文件進行測試生成、分析、故障診斷和在系統編程。

圖1 邊界掃描用于互連線測試

圖2 集群測試

邊界掃描在板級測試中的應用
邊界掃描在板級測試中，主要是對PCB上器件間互連線和管腳的故障進行檢測和隔離，對在系統編程器件進行編程。測試邊界掃描板的通用測試策略是：
?執行板級邊界掃描基本結構完整性測試。
?使用Extest指令，施加激勵和檢測響應，進行邊界掃描器件間互連的測試，測試時將非邊界掃描器件設置到安全狀態。
?對非邊界掃描器件進行測試，如集群測試、RAM測試等。
在正常工作模式，帶邊界掃描功能的IC好像沒有實現其特定功能。然而，當要進行測試或在系統編程時，器件的掃描邏輯被激活，通過菊花鏈將多個具有JTAG接口的器件串聯起來，組成一個掃描鏈，使用單組測試向量實現對整個電路板的完整測試，如圖1所示。
邊界掃描測試對于采用復雜表面貼裝技術的電路板功能測試也是一種較好選擇，它能快速剔除產品的制造故障，讓功能測試真正進行功能性故障的查找。當前的主流在線測試和飛針測試設備也都兼有邊界掃描測試功能。
盡管很多使用中的器件可以使用BST技術，但仍有部分電路沒有邊界掃描功能。Teradyne公司的邊界掃描測試軟件VICTORY，可在其在線測試ATE上運行，其中模塊VCCT (Virtual Component and Cluster Test 虛擬器件和集群測試)的工作原理是：VCCT將邊界掃描器件的掃描單元作為一個虛擬的ATE測試通道，去驅動激勵非邊界掃描邏輯電路，然后測試響應。VCCT可以組合虛擬通道和真實的ATE通道進行驅動和檢測。用VCCT進行單個器件或集群(Cluster)測試時，關鍵的任務是定義測試目標的輸入和輸出，如圖2所示。

JTAG接口在FPGA中的應用
FPGA中的JTAG接口，除支持邊界掃描測試外，還具有在系統編程(ISP)和邏輯分析功能(SignalTap)。
ISC和ISP
ISC(在系統配置)或ISP是IEEE 1149.1的主要新應用。如Altera公司的MAX7000系列EPLD就具有在系統編程功能，可用在線測試設備(ICT)或下載電纜，通過JTAG接口在板級對可編程器件進行在線測試和編程，簡化制造流程。
SignalTap
在Altera公司的Stratix、Excalibur、APEX II等器件中，通過JTAG接口，實現了SignalTap II嵌入式邏輯分析儀功能。SignalTap II是二次生成(second-generation)的系統級調試工具，能捕獲和顯示SOPC中的實時信號特性，由軟IP核、編程硬件和分析軟件構成，通過JTAG接口下載FPGA配置數據和上載捕獲的信號數據。通過實時板級測試，減少功能驗證時間。

JTAG接口在DSP器件中的應用
在DSP器件中，使用JTAG接口主要有兩種工作模式：邊界掃描模式和仿真模式。例如TMS320C6000系列中的JTAG端口由7到17個信號組成，其中5個信號為IEEE 1149.1標準信號，仿真信號EMUn用于選擇芯片的工作模式。芯片具有兩個TAP，一個用于邊界掃描，一個用于仿真。

關于邊界掃描的DFT問題
器件選擇
?選擇IEEE 1149.1兼容的器件：當前一些大規模的集成電路都帶有JTAG接口，采用1149.1兼容的器件，能增加邊界掃描測試的覆蓋率。
?雙功能的JTAG端口：盡量避免選擇帶雙功能JTAG端口的器件。這些器件的雙功能引腳，在上電時默認為內核功能模式，通過預定義的JTAG使能引腳，將雙功能引腳切換到JTAG模式，因此，設計師必須確認在進行板級邊界掃描之前，能夠訪問和控制JTAG使能腳。
?所有IEEE 1149.1兼容的器件必須支持強制的SAMPLE/PRELOAD，EXTEST和BYPASS指令，并最好也支持可選的HIGHZ和IDCODE指令。
?對于CPLD器件，建議采用IEEE 1532兼容器件，這樣可使來自不同廠家的CPLD器件同時進行配置。
掃描鏈布局
?JTAG控制信號的連接：TCK、TMS和可選的TRST并行連接，TDI、TDO信號將邊界掃描器件組成一個菊花鏈。
?分區：(1)為了滿足第三方調試/仿真工具的要求，有些器件(如DSP)必須位于同一個分離鏈中。(2)為了使不同的FPGA和CPLD廠商的在系統配置軟件工具同各自器件良好通信，不同公司的器件必須位于不同鏈中。(3)不同的邏輯系列器件(如ECL/TTL)放在不同的鏈中。(4)為有利于測試分區、診斷分辨率的提高或優化測試向量的執行，應對器件進行分區。(5)在系統環境中，提供到背板接口的器件應進行分區，這有利于進行板到板互連測試時優化測試向量的執行。
?盡可能將邊界掃描鏈連接到邊緣連接器，這樣可不需要針床，避免因不清潔導致的接觸不良，有利于背板環境下的系統級訪問。
?對于高速的JTAG應用，如SDRAM測試、FLASH編程等，TCK的速度高于10MHz，建議使用一個阻抗匹配的RC網絡端接(通常采用60-100Ω的電阻和100pF的電容串接)，所有其它的輸入使用一個弱的上拉電阻(10kΩ)。為了抑制反射，在菊花鏈的最后一個TDO引腳串接一個22Ω的電阻。
?通過放置一個0Ω的旁路電阻，可實現對邊界掃描器件的物理旁路。有時由于上市時間的壓力，邊界掃描器件并未實現其功能和對其進行測試，如果它是掃描鏈中的一部分，將導致電路板上該鏈中的剩余器件無法進行邊界掃描測試。這時可以使用旁路電阻對單個器件和多個器件進行旁路。
?最好對進入板上的所有IEEE 1149.1輸入信號進行緩沖，以保證信號的完整性，特別是TCK和TMS。一個通用的規則是，如果電路板線長度相對較短，74244型緩沖器可扇出4~6個器件，如果緩沖器和邊界掃描器件間導線較長(大于10cm)，建議一個緩沖器扇出1~2個器件。
對非邊界掃描器件的控制
?對非邊界掃描邏輯控制信號的訪問：為了防止測試時的信號競爭導致器件損壞或測試不可靠，非邊界掃描器件的控制信號必須連到邊界掃描單元，以實現對該器件的非使能控制。
?時鐘信號的控制：有時需要對同步存儲器讀寫的時鐘信號進行控制，用測試時鐘替代或將時鐘關斷。
?對連接器的測試，可將連接器的引腳接至邊界掃描器件的掃描單元，通過在連接器上外接的短接器，實現直通測試。
對FPGA器件
?IEEE 1149.1只提供了靜態測試能力，對于高速應用的BIST，可以充分利用FPGA對軟IP內核的支持能力和可重新配置能力，在電路板裝配階段，將FPGA配置為帶BIST功能的內核，實現全速自測試，在系統集成階段和產品發運時，將FPGA配置為其原有的正常功能。

結語
IEEE 1149.1很好地解決了微型器件封裝、高密度電路板探測等問題，是內置自測試(BIST)采用的主要技術。為提高電路板測試的故障覆蓋率、降低測試成本，在電路板的設計初期，就應考慮電路板的測試策略，采用可測試性設計方法，借助測試軟件進行可測試性分析、評估和優化，以提高TPS的開發效率，增強電路板的可測試性。