1、BoW 協議簡介

　　BoW（Bunch of Wires）是 ODSA（Open Domain-Specific Architecture）提出的一個 chiplet 標準，目的是使來自多個供應商的芯片能利用先進封裝工藝集成到一起。BoW 標準規定了與 MAC 相連的邏輯接口以及與封裝基板相連的物理接口。BoW 的實現可分為數據通路和控制通路。數據通路是數模混合電路，負責將數據從 MAC 傳輸到封裝基板。控制通路用來管理數據傳輸，需要提供控制位用以控制芯片的初始化、校準等行為，以及狀態位用以輸出狀態信息。控制通路可接收外部控制總線的輸入，例如 I2C 等。

　　BoW 接口的基本單元稱為 slice。BoW slice 包括一對差分時鐘信號，16 個單端的并行 數據線和可選的 FEC、AUX 線。slice 可以配置成只具有 TX 或 RX 功能，也可以配置成同時具備這兩者，但在工作時必須是單向的。BoW 接口時鐘由 PLL 提供，TX slice 會將本地 PLL時鐘轉發給 MAC 以及鏈路的另一側，RX slice 則會接收來自遠端的時鐘并轉發到 MAC。可選的 FEC 信號用于前向糾錯降低誤碼率，AUX 信號可用于實現 DBI、流控、冗余等。多個slice 的組合稱為 stack，BoW 鏈路由一個或多個 stack 沿著芯片邊緣排列組成。BoW 標準規定了鏈路傳輸的基本模式和快速模式，每種模式下可以有多個時鐘頻率。

　　連接的雙方可以采用不同的模式，但是需要保證每根數據線的速率相等。 影響 BoW 時鐘頻率和數據線速率的因素有：封裝工藝的選擇、芯片連接的物理距離、bump 間距。BoW 數據線均采用 DDR 方式傳輸數據，在基本模式下采用 Interposer 方式封裝，要求時鐘頻率至少為 1GHz，每根 BoW數據線速率為 2Gbps。在快速模式下，采用 Laminate 封裝方式，可以支持的最大時鐘頻率為 8GHz，速率為 16Gbps。 BoW 接口向后兼容，可以靈活支持各種先進封裝工藝，支持 5nm~28nm 工藝節點。

　　BoW 以低成本、低功耗、低延遲和高帶寬為設計目標，它的優勢還包括：既能以較低數據傳輸速率與現有并行標準兼容，也能以比現有并行標準更高的速率運行，不需要硅基板互連，兩個 BoW 接口可以在不同的 bump pitch 上實現等。BoW 的不足之處在于它的封裝路由較其他的基于 XSR 或 USR 的串行差分互連技術更為復雜，這增加了測試、封裝的復雜度與成本。

　　2、AIB 協議簡介

　　AIB（Advanced Interface Bus）是 Intel 提出的一種在物理層實現互連的方案。與傳統接口相比，AIB 可以支持數千根線路信號，提升芯片之間數據傳輸的速度。AIB 標準為芯片規定了一個接口，這個接口可以連接到不同芯片上的兼容接口上，從而達到簡化設計的目的。AIB 標準規定了與 MAC 相連的接口信號參數配置，同時規定了封裝的物理布局要求。接口信號參數配置用于 AIB 接口的邏輯功能實現，物理布局用于 AIB 接口的具體實現。 AIB 有 AIB Base 和 AIB Plus 兩種配置，AIB Base 用于輕量級實現，AIB Plus 可以提供更高的傳輸速度。為了便于芯片開發人員設計，AIB 將正在芯片上創建的接口稱為近端端口，與近端端口相連的端口稱為遠端端口，在設計過程中芯片開發人員只需考慮近端端口即可。

　　AIB 接口中一共定義了四種信號：分別為數據信號，時鐘信號，控制信號和異步信號。數據信號中包括數據輸入信號（RX），數據輸出信號（TX）；時鐘信號中包含從近端端口發出的數據時鐘輸出信號，從遠端端口發出的數據時鐘輸入信號和控制信號所需要的時鐘信號；控制信號僅用在 AIB Plus 版本中，用于實現端口之間的精準握手，主要負責時鐘的占空比校正和前向時鐘相位調整；異步信號中包含指示芯片是否完成供電和復位的供電復位信號，用于檢測另一設備的設備檢測信號，顯示是否已準備好和 MAC 層進行數據傳輸的 MAC 信號以及芯片開發人員自行設計的其他信號。

　　AIB 接口之中包含有很多的 I/O 塊，這些 I/O 塊分組堆疊為一列通道，一列之中包含 1，2，4，8，12，16 或 24 個通道，在 55 微米的微凸塊上最多可以支持一個通道有 160 個 I/O 塊，這些 I/O 塊可以分為 TX 或者 RX 進行數據傳輸。同時，AIB 支持冗余技術，如果 AIB 信號的線路出現故障，可以轉而使用相鄰的線路，從而確保設計可用性。在物理布局上，需要盡可能的縮小凸塊間距，即將這些凸塊交錯放置到每一行之中，同時還需保證各條線路之間的長度相同。 AIB 接口能夠用于芯片和芯片之間的高速連接，能夠大大提升數據傳輸速率，緊湊型的 布局可以縮小芯片的面積，使用冗余技術可以提高芯片的良品率。但是與此同時，封裝布局要求較嚴格，使得封裝難度加大，增加了封裝的復雜度和設計成本。

　　編輯：黃飛