2.1 系統(tǒng)介紹

　　系統(tǒng)中的CPLD是結(jié)構(gòu)比較復(fù)雜的可編程邏輯器件，硬件描述語言設(shè)計的控制程序?qū)懭隒PLD內(nèi)即可實(shí)現(xiàn)其功能。系統(tǒng)采集的數(shù)據(jù)常常放在數(shù)據(jù)緩存器中，數(shù)據(jù)緩存區(qū)要求既要有與A/D轉(zhuǎn)換芯片的接口，又要有與系統(tǒng)DSP的接口，以提高數(shù)據(jù)吞吐率，本系統(tǒng)選用FIF0(先進(jìn)先出)，并且FIF0具有不需要地址尋址的優(yōu)點(diǎn)[1]。

　　2.2 系統(tǒng)的軟件描述

　　本系統(tǒng)采用Verilog HDL語言進(jìn)行描述。VerilogHDL被近90%的半導(dǎo)體公司使用，成為一種強(qiáng)大的設(shè)計工具。其優(yōu)點(diǎn)是[2]：

　　a)Verilog HDL是一種通用的硬件描述語言，易學(xué)易用;

　　b)Verilog HDL允許在同一個電路模型內(nèi)進(jìn)行不同抽象層次的描述，設(shè)計者可以從開關(guān)、門、RTL或者行為等各個層次對電路模型進(jìn)行定義;

　　c)絕大多數(shù)流行的綜合工具都支持VerilogHDL，這是Verilog HDL成為設(shè)計者的首選語言的重要原因之一;

　　d)所有的制造廠商都提供用于Verilog HDL綜合之后的邏輯仿真的元件庫，因此使用Verilog HDL進(jìn)行設(shè)計，即可在更廣泛的范圍內(nèi)選擇委托制造的廠商;

　　e)PLI(編程語言接口)是Verilog HDL語言最重要的特性之一，它使得設(shè)計者可以通過自己編寫C代碼來訪問Verilog HDL內(nèi)部的數(shù)據(jù)結(jié)構(gòu)。

　　2.3 AD7892SQ描述

　　描述AD7892SQ模塊，可以把模塊用于采集系統(tǒng)的仿真，以驗證FSM(有限狀態(tài)機(jī))設(shè)計的正確性。該模塊主要有4個輸入信號和1個輸出信號，與芯片的控制信號一致。程序如下：

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　　AD7892SQ仿真波形見圖3。

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　　2.4 FSM描述

　　FSM為異步工作。當(dāng)convst有效時停留在convst_ad狀態(tài)，且rd和cs都為1，convst為0且處于clock的上升沿時FSM會處于4個狀態(tài)中的一個狀態(tài)。圖4為FSM仿真波形。

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