1 引言

以往的數據采集系統多數采用單片機、DSP等微處理器產生A/D轉換芯片所需要的控制時序，以及通道轉換所需要的時序邏輯信號，這樣會占用CPU較多的時間。本文介紹基于CPLD的高速高精度數據采集系統設計方法，所需控制時序及地址譯碼等電路均由CPLD產生，并將轉換結果放于雙端口RAM中，CPU隨時從雙端口RAM中讀取轉換結果，大大提高系統的數據采集速度。

在某些控制系統中，其數據采集除了要滿足最基本的精度和速度要求外，還必須在動態范圍、分辨率等指標上滿足要求。普通的高位數A/D在轉換精度和速度上難以兼顧，例如目前市場上∑-Δ型串行輸出24位A/D，其轉換時間都在ms級，不能滿足高速數據采集的要求，為了在較低成本的前提下仍能獲得較高的動態范圍和采集速度，設計中采用了基于CPLD控制的帶浮點放大器的兩級并行A/D轉換方案，系統在小信號輸入時放大較高的倍數，以增加A/D轉換的有效位數，在大信號時放大較低的倍數，截斷小量保證信號的主要部分，既保證了數據采集系統的動態測量范圍，同時又兼顧到系統的采集精度和速度。

2 帶浮點放大器的CPLD數據采集系統硬件設計

2.1 系統硬件整體框圖

帶浮點放大器的CPLD高速高精度數據采集系統硬件電路如圖1所示，它由模擬信號輸入調理電路、程控放大器PGA204、A/D 轉換器ADS7800和ADS7805、雙端口存儲器IDT7134、數據采集時序控制器EPM7128等構成。

所需控制時序及地址譯碼等電路均由可編程邏輯器件EPM7128產生，CPLD通過編程用多種計數器、邏輯電路、時鐘電路等組成的純硬件子系統實現A/D的控制、轉換、讀取時序，不僅節省了PCB面積，減少了整個系統結構的復雜程度，提高了系統的可靠性。

圖1　帶浮點放大器的CPLD多通道數據采集系統硬件電路圖

浮點放大器的結構如圖1的上方虛線框內所示，主要由12位的預轉換A/D轉換器ADS7800、編碼電路和程控增益放大器PGA204組成。首先，輸入信號接入預轉換電路，根據ADS7800的輸出結果，由編碼電路判斷輸入信號的范圍，設定程控放大器的放大倍數（1、10、100、1000倍四個檔）；程控放大電路主要是根據編碼電路確定下來的增益碼實現對輸入信號的放大，在不超出16位A/D輸入范圍的前提下，盡量將信號放大足夠的倍數，以擴大數據采集系統的動態范圍，隨后將放大適當倍數的模擬信號再送入16位A/D轉換器。浮動的放大倍數稱為“階碼”，16位A/D轉換結果稱為“尾碼”，數據采集系統的輸出結果由“階碼”+“尾碼”組成，這類似于計算機中浮點數的表達方式，“浮點”放大器也因此得名。

系統采用了具有高速采集保持功能的轉換器ADS7800，它支持雙極性模擬量輸入，輸入范圍±10V、±5V可選，內部具有時鐘和電壓參考，采樣速率可高達333kHz，從而保證了信號分檔的速度。美國BB公司出品的16位A/D芯片ADS7805具有如下突出特點：（1）自帶采樣/保持器，方便對交流信號的采樣；（2）最高采樣頻率可達100kHz；（3）轉換結果全16位并行輸出，具有三態緩沖功能，與16位數據總線接口方便；（4）提供±10V的輸入范圍，與工業標準兼容；（5）單+5V電源供電，可方便地與其它芯片接口。

2.2 ADS7800和ADS7805的時序

圖2　A/D轉換器的工作時序圖

2.3 系統工作流程

數據采集子系統的主要控制流程如下：輸入信號接入ADS7800進行預轉換；編碼電路將ADS7800的12位轉換結果，取其絕對值，并根據輸入信號落在那個區間，確定程控放大器的增益，取得“階碼”；鎖定增益數值，經適當放大后的信號送入A/D轉換器ADS7805取得16位的有效“尾碼”；將“階碼”和“尾碼”送入雙端口RAM保存；切換地址重復上述過程。

從上述過程可以看出時序邏輯控制電路必須保證兩片A/D轉換器的轉換與結果存儲、讀取協調可靠有序地運行，時序控制電路應當自動生成A/D控制信號以及共享RAM的寫入、地址等信號。

3 數據采集系統軟件設計

運用VHDL硬件設計語言，采用狀態機方法對CPLD進行編程實現流水控制。下面以對ADS7800和PGA204組成的浮點放大器的控制為例，CPLD簡要程序如下：

ARCHITECTURE AD_CPLD OF adnew_test IS

PROCESS（clockin）

begin

if Reset=‘1’ then

RC12《=‘1’;

state《=s0;

elsif clockin‘event and clockin=’1‘ then

busy_12n1《=busy_12n2; --判斷ADS7800的BUSY端是否上升沿

busy_12n2《=Busy12; --讀取ADS7800的BUSY端狀態

busy_12pd《=not busy_12n1 and busy_12n2;

case state is

when s0=》

RC12《=’1‘;

state《=s1;

when s1=》 --啟動ADS7800

RC12《=’0‘;

state《=s2;

when s2=》

RC12《=’1‘;

state《=s3;

when s3=》

if busy_12pd=’1‘ then --ADS7800轉換結束

Data_fw《=Data12_in; --讀取ADS7800結果

state《=s4;

end if;

when s4=》 --轉換結果取絕對值

if Data_fw》2047 then --》7FFH

Temp_fw《=Data_fw AND “011111111111”;

else

Temp_fw《=not Data_fw AND “011111111111”;

end if;

state《=s5;

when s5=》 --PGA204的增益控制

if Temp_fw《3 then

PGA_G《=“11”; --放大1000倍

else

if Temp_fw《20 then

PGA_G《=“10”; --放大100倍

else

if Temp_fw《200 then

PGA_G《=“01”; --放大10倍

else

PGA_G《=“00”; --放大1倍

end if;

end if;

end if;

state《=s0;

when others=》 --初始化狀態;

state《=s0;

end case;

end if;

end PROCESS;

END AD_CPLD;

4 結束語

本文作者創新點：所設計的帶浮點放大器的CPLD數據采集系統，其浮點放大器在小信號輸入時放大較高的倍數，在大信號時放大較低的倍數，保證了數據采集系統的動態測量范圍；雙端口RAM作為A/D轉換與CPU之間的橋梁，為高速數據吞吐提供了有力的硬件支持；CPLD具有大量I/O管腳和較強的帶載能力，內部資源豐富、處理速度快， 可實現靈活多變的控制流程；結合以上幾方面的優勢，系統總體上實現了對輸入模擬信號的高速、高精度數據采集。該系統已應用于本人參與設計的MSINS/GPS微小型組合導航系統中，已產生經濟效益20余萬元；該數據采集系統也可以廣泛應用于需要寬輸入范圍、高精度、高采樣速度和數據處理速度的智能儀器設計中，經濟效益將會相當可觀。

責任編輯：gt