概述

在進行FPGA硬件設計時，引腳分配是非常重要的一個環節，特別是在硬件電路上需要與其他芯片通行的引腳。Xilinx FPGA從上電之后到正常工作整個過程中各個階段引腳的狀態，會對硬件設計、引腳分配產生非常重要的影響。這篇專題就針對FPGA從上電開始 ，配置程序，到正常工作整個過程中所有IO的狀態進行分析。

從時間階段可以分為兩部分，第一階段是從FPGA上電開始直到配置（Configuration）完成之前。第二個階段是配置完成之后，FPGA開始正常工作開始。

從引腳類型上分，可以分為三大類：第一類是普通的IO，其中又分為程序設計中使用到的IO和程序設計中沒有使用的IO（即在ucf或者XDC文件中沒有進行約束的IO）；第二類是專用下載配置引腳（Dedicated Pins），這類引腳只用于專用的功能，包括有M[2：0]、TCK、TMS、PROGRAM_B、INIT_B等。第三類為功能復用引腳，這類引腳在使用特定的功能時使用，例如在使用BPI配置模式時，D[00-31]和A[00-28]需要使用。如果使用SYSMON時，I2C_SDA和I2C_SCL需要使用。但在當前沒有使用該功能的情況下，功能復用引腳可以看成普通IO。

FPGA IO的基本結構

在《IO輸入輸出的各種模式》介紹了處理器IO的各種輸入輸出模式以及原理，那么FPGA的IO是什么樣的結構和原理？圖 1為Xilinx文檔中提供的IOB的內部結構，可以看出：

在FPGA IOB內部，Pad輸出之前，內置上下拉電阻。且可以通過Passive Pull-up/Pull-down模塊控制兩個MOS管的導通與否來控制是否使能上下拉電阻。

內部連接Pad的分別有一個Input Buffer和Output Buffer。其中Input Buffer對外應該始終呈現高阻狀態，同時可以將Pad上的電平通過Input Buffer傳到I1和I2，或者是下部的FF。Output Buffer有兩個控制信號，分別是Slew Rate Control，用來控制輸出信號的Slew Rate；另一個是三態控制信號T，可以控制Output Buffer輸出高阻。

內部輸出信號Out，可以通過上半部分的FF，經Output Clock同步后打出，也可以直接連接到Output buffer的輸入端，直接輸出。

同樣Input Buffer的輸出，可以直接連接到I1和I2，也可以經過下半部分的FF，經過input clock的同步之后輸出到內部總線上。

上下兩個MOS并不是推挽輸出的兩個MOS管，因為并不受到互補信號的控制，并不一定一個導通另一個閉合。

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這里介紹一下輸入緩存器的結構和原理，其結構如圖 2所示，其原理與推挽輸出電路非常類似，只是輸入端信號作為了兩個互補MOS管的控制端，控制著輸出端的電平。由于輸入緩沖器有自己的供電電壓，所以輸入電平必須與緩沖器的電源電壓相匹配。D1和D2兩個鉗位二極管用于防治輸入電壓過低或者過高，損壞輸入緩沖器。

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普通IO

配置完成之前

在FPGA上電到配置完成之前，由于當前FPGA還沒有下載程序，無法區分哪些引腳被設計所使用，哪些引腳沒有被使用。此時的普通IO包括兩部分：
1. 該封裝中所有的通用IO引腳。
2. 當前所選擇的模式下沒有使用到的所有功能復用管腳。

在Spartan6系列以及之前的器件中這些引腳的狀態是根據HSWAPEN的狀態決定的。

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在7系列以后的器件，包括Ultrascale器件中，這些引腳的狀態是根據PUDC_B(Pull-Up During Configuration)引腳

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這兩個引腳的功能是相似的，都是用來控制在Configuration完成之前，所有普通IO的上拉電阻是否使能的。對應到圖 1中，即Output Buffer輸出高阻，Input Buffer對外始終為高阻，此時選擇是否連接上拉電阻。

配置完成之后

在配置完成之后，FPGA就進入正常工作的模式了。在配置完成之后，普通引腳可以分為以下兩種：
工程設計中使用的IO，即在UCF或者XDC中有明確約束的IO。
其余沒有使用，也沒有約束的IO。（稱為Unassigned Pins）

首先，對于第一種情況，由于已經在設計中明確設定了這些引腳的設置，包括方向、電平、驅動能力等等，所以在配置完成之后，這些引腳的狀態已經被設置為了預設的狀態。