針對需要切換多個FPGA配置碼流的場合， Xilinx公司提出了一種名為System ACE的解決方案，它利用CF（Compact Flash）存儲卡來替代配置用PROM，用專門的ACE控制芯片完成CF卡的讀寫，上位機軟件生成專用的ACE文件并下載到CF存儲卡中，上電后通過ACE控制芯片實現不同配置碼流間的切換。

System ACE的解決方案需要購買CF存儲卡和專用的ACE控制芯片，增加了系統搭建成本和耗費了更多空間，而且該方案只能實現最多8個配置文件的切換，在面對更多個配置文件時，這種方案也無能為力。但若要開發System ACE的替代方案，則需要選擇更合適的可反復編程存儲器，并且需要選用合適的傳輸協議接口來下載配置碼流。通過串口或并口來下載配置碼流速度太慢，不能滿足應用中快速下載的需要；通過USB接口來下載配置碼流則需要專門的控制芯片，增加了系統設計的成本。

本文選用大容量NOR Flash存儲器來存儲配置碼流，并利用JTAG接口完成配置碼流下載的FPGA多配置解決方案。與System ACE方案相比，該方案不僅能快速完成多個配置碼流的下載，還具有更高的配置速度和更低的實現成本。

1　JTAG接口模塊的設計

為了將配置碼流寫入Flash存儲器，上位機軟件通過JTAG下載線與JTAG接口模塊連接。JTAG接口模塊接收上位機軟件發送的JTAG信號，從中提取出JTAG指令及對應的數據，并產生針對Flash存儲器的擦除和燒寫信號。由IEEE 1149.1-2001標準以及NOR Flash存儲器先擦除后寫入的特性，設計上位機軟件的具體執行流程如圖1所示。同時為了完成Flash存儲器的擦除和燒寫，本文在軟件設計中規定了一系列的自定義JTAG指令，如圖1中括號內所示。本文規定一幀數據大小為4096比特。

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圖1　上位機軟件燒寫Flash存儲器流程

JTAG接口模塊通過外部引腳接收到JTAG信號后，為了完成JTAG指令及數據的提取，JTAG接口模塊中必需包含一個TAP（Test Access Port）控制器，TAP控制器是一個16狀態的狀態機，在TCK的上升沿通過TMS的變化可以控制狀態的轉移。在特定的狀態即可將JTAG指令及數據分別存入指令寄存器（IR Instruction Register）和數據寄存器（DR Data Register）中。JTAG接口模塊在接收到上位機軟件發送的指令后，相應的解釋如表1所列。

表1　JTAG指令解釋

2　Flash控制器和FPGA器件配置模塊設計

2.1　Flash控制器設計

燒寫Flash存儲器和利用Flash存儲器配置FPGA器件時，都需要對Flash存儲器進行操作，因此需要設計一個控制器模塊來專門產生Flash存儲器的控制指令。Flash控制器要實現的功能是：響應輸入的擦除、寫、讀命令，并根據命令產生相應的時序來實現對Flash的操作。

為了在一片Flash存儲器中存放多個配置文件，可以將Flash按照配置文件的大小分為多個區間。這樣，對于一個具體的配置文件，輸入指令的作用范圍應該在配置文件存放的區間內。因此，擦除某個配置文件時要選用塊擦除方式，而不是整片擦除方式。

為了及時的將一幀配置碼流寫入Flash存儲器中，要求Flash存儲器的編程時間應該小于FPGM指令執行后的等待時間。根據Flash存儲器數據手冊上的參考數據計算后發現，使用普通的編程方式來燒寫一幀配置碼流時間大于等待時間，而使用寫緩沖的編程方式來燒寫一幀配置碼流的時間要小于等待時間，因此必須選用寫緩沖的編程方式來燒寫Flash存儲器。

JTAG接口與Flash控制器間的命令和數據翻譯由反向兼容JTAG控制器中的燒寫控制模塊完成。它會接收JTAG接口發送的擦除或寫命令，經過轉化后產生相應的Flash控制器必需的命令、地址和數據。由于一次寫緩沖編程寫入Flash存儲器的數據小于一幀配置碼流的大小，因此接收到寫命令后，燒寫控制模塊會配合寫命令和對應的操作地址，將緩沖區中一幀配置碼流分多次送往Flash控制器。

2.2　FPGA器件配置模塊設計

Virtex系列FPGA器件的配置模式共有4種：串行主模式、串行從模式、并行從模式和邊界掃描模式，其中主模式使用內部振蕩器提供時鐘，從模式和邊界掃描模式使用器件外部提供的時鐘。在FPGA器件上電初始化后，配置模塊向FPGA發送配置碼流和配置時鐘來配置FPGA器件。因為配置速度越快FPGA器件工作前的等待時間就越短，所以本方案選擇速度最快的并行從模式[6]。圖2是并行從模式的時序圖，數據（DATA[7:0]）必須滿足建立時間（Tsu）和保持時間（Th）的約束。FPGA器件配置模塊配置FPGA器件的步驟如下：

1,FPGA器件配置模塊檢測到INIT引腳信號變高，說明FPGA器件的上電后自動初始化已完成，配置模塊向Flash控制器發送讀命令；

2,配置模塊收到Flash控制器返回的配置碼流后，在每個時鐘上升沿向FPGA器件發送一個8位配置碼流；