高速率跳頻、高帶寬技術是提高跳頻發射機性能的關鍵，本文結合軟件無線電思想和架構，提出一種基于FPGA+DSP的跳頻電臺傳輸系統的設計方案，該系統兼容多種調制方式和跳頻速率及數碼率。系統采用上下變頻器作為系統基帶信號與中頻信號之間的頻率轉換器，還給出了系統電路原理圖和程序流程圖。

　　引言

　　跳頻技術是一種具有高抗干擾性、高抗截獲能力的擴頻技術［1］。接收系統是跳頻通信系統中非常重要的部分，自適應跳頻技術、高速跳頻技術、信道編碼技術、高效調制解調技術成為近年來跳頻技術發展的新動態，基于FPGA的跳頻通信接收系統［2］研究有很高的應用價值。

　　跳頻電臺就是采用了頻率跳變來擴展頻譜，提高抗干擾能力，在軍事通信中得到了廣泛的應用［3］。基于FPGA+DSP的跳頻電臺傳輸系統的設計方案［4］具有很好的可移植性。無線通信調制解調紛繁復雜，數碼率及誤碼率要求也不盡相同，該傳輸系統還需要能夠自適應地檢測跳頻電臺的時鐘信息及同步碼，并進行相應的處理，以滿足業務速率的接收解調。

　　本文系統中采用Xilinx公司的VIRTEX5 XC5VSX50T668 FPGA，該芯片具有先進的高性能邏輯架構，包含多種硬IP系統級模塊，并且還支持以太網與PCI Exprees端點模塊。其中RocketIO GTP收發器的設計運行速度為100 Mb/s～3.75 Gb/s，RocketIO GTX收發器的設計運行速度為150 Mb/s～6.5 Gb/s。

　　1 系統總體架構

　　該系統采取半雙工形式進行工作，通過 PTT進行收/發切換。高速跳頻通信系統可具體化為發送狀態模型和接收狀態模型。本系統的硬件設備分為兩個實體，一個負責發送數據，一個負責接收數據，主要的軟件工作在基帶板和中頻板卡上。系統總體框架圖如圖1所示。

　　圖1 系統總體框架圖

　　基帶板芯片主要包括FPGA和DSP，處理器間使用RapidIO接口交換數據，中頻板主要由FPGA和AD/DA轉換芯片組成，基帶板和中頻板通過高速SERDES傳輸信號數據，基帶信號經過信道編碼、交織、軟擴頻，然后添加同步頭，組成特定的幀格式后，寫入FPGA 的發送消息存儲區，其結構圖如圖2所示。

　　圖2 基帶板與中頻板框圖

　　從圖2可以看出，在發送端，數據終端或語音終端將數字信息送入基帶信號處理器（高速通用FPGA+DSP），然后DSP 對這些數字信息進行基帶處理，得到數字化的基帶信號并送入FPGA 進行數字中頻處理（頻譜上搬移過程），用數字化的方法將信號搬移中頻上，數字化的中頻信號再經過寬帶D/A轉換器轉化為模擬信號，最后經由射頻電路將載有信息的電磁波送入自由空間。

　　圖3 跳頻發射機結構框圖

　　圖4 跳頻接收機結構框圖

　　當接收信號到達接收端后，經過前端電路的模擬中頻信號將通過寬帶A/D 轉換器轉化為數字信號，并送入FPGA 經行中頻處理（頻譜下搬移過程），FPGA在把解調以后的數字基帶信號送入DSP，DSP 在完成接收基帶處理以后，將把信息序列送入遠端的語音終端或數據終端，這樣就完成了一次完整的通信過程。

　　對于其中的處理器，本課題選用了TI公司的DSP 芯片TMS320C6487TCI和Xilinx公司的FPGA VIRTEX5 XC5VSX50T668作為高速跳頻系統實現的硬件架構載體。其中Xilinx公司的Virtex5系列采用第二代 ASMBL（高級硅片組合模塊）列式架構，包含5種截然不同的平臺（子系列），比此前任何 FPGA系列提供的選擇范圍都大，它具有運算速度高、使用靈活、功耗低等優點，可以快速地完成數字信號處理中的特殊運算。

　　2 系統設計

　　跳頻發射機系統包括基帶處理部分和中頻處理部分，基帶處理部分由FPGA和DSP完成，主要處理包括：產生發送消息，進行信道編碼［5］、交織，按幀格式進行打包，寫入FPGA內部消息存儲器，生成跳頻圖案、跳頻數、跳時等參數，寫入FPGA內部頻率表存儲器、跳頻數寄存器和跳時寄存器。中頻處理部分由FPGA和AD/DA完成，主要處理包括：存儲器控制、基帶調制、脈沖成形、數字上變頻，發送數據控制和跳頻控制。為了提高數據的傳輸速率，處理器之間使用DSP芯片的RapidIO端口進行數據交換，基帶板和中頻板通過高速SERDES方式轉換數據進行傳輸。