3 LDPC 碼的譯碼過程分析

　　下面以歸一化最小和算法為例，分析LDPC 碼的譯碼過程及常見的譯碼器實現方式，結果表明：常規LDPC 碼譯碼器實現中包含一校驗計算電路，且由于譯碼算法本身的交替迭代性質導致該校驗計算電路在譯碼過程中有一半的時間處于空閑狀態。

　　現有的LDPC 碼譯碼器實現通常被劃分為3 個主要工作模塊［5?12］ ，其中變量節點處理單元（VNU）完成垂直運算，校驗節點處理單元（CNU）完成水平運算，校驗方程計算單元（PCU）完成譯碼判決。從上面的譯碼過程可知，垂直運算和水平運算不能同時進行，每次迭代中垂直運算需要以水平運算產生的作為輸入，水平運算反過來又需要垂直運算的結果，因此在同一時間里VNU與CNU必有一方空閑。另外，PCU 的校驗處理必需安排在VNU 對信息更新完畢之后，但其與CNU 沒有數據處理交集，因此PCU 與CNU 通常被設計為并行工作。對于部分并行結構的譯碼器，各模塊的并行度一般按照校驗矩陣的分塊來劃分。對于子矩陣大小為z×z的校驗陣，每輪迭代的前半部分各個VNU 對其對應分塊的z 列變量節點順序進行更新，若VNU 數據更新處理的流水線長度為Lv ，那么VNU 模塊在一次迭代中的工作總時長為z+Lv個系統時鐘周期。而PCU 則在CNU 處理的同時順序將z 行的校驗和進行加和，另外還需要Lp 個時鐘周期檢查伴隨式的各分量是否全部為0，因此CNU 模塊在一次迭代中的工作總時長為z+Lp 個系統時鐘周期。對于大部分校驗陣，z 比Lv ，Lc 和Lp 要大得多，而且Lv ，Lc 和Lp 通常大小相近，或可以被設計為完全相等。比如為了運算方便VNU 和CNU 通常需要用不同的數據形式（補碼和原碼）表示，而在實際設計中，可以選擇將原碼和補碼間的轉換安排在VNU或CNU 部分來達到兩者流水線長度的平衡。譯碼器各模塊的工作時序如圖1 所示。

　　由圖1 的工作時序可以看到，負責譯碼判決的PCU 只有在每次迭代的后半部分處于工作狀態，而PCU 模塊主要由校驗計算電路組成，根據第1節的討論，我們可以利用該校驗計算電路在垂直運算的空閑時間對信息位進行編碼，從而提高整個編譯碼系統的資源利用率，達到減少硬件資源消耗量的目的。以上討論基于歸一化最小和算法，但對其它LDPC 譯碼算法其迭代過程類似，只有水平運算和垂直運算的計算處理有所變化，因此該資源共享的設計思路對一般譯碼算法具有通用性。

　　4 編譯碼器的聯合設計

　　4.1 編譯碼器復合結構

　　本文利用編碼器和譯碼器在碼字校驗計算上的可協作特性，針對二者的數據流向復用存儲資源，提出了如圖2 所示的編譯碼器復合結構。該結構包含3 個處理單元，其中變量節點處理單元（VNU）和校驗節點處理單元（CNU）只作譯碼處理，校驗方程計算單元/編碼校驗位計算單元（PCU/ENC）被設計為一個時分復用模塊，在一半的處理時間里，它作為校驗方程計算單元（PCU）檢查譯碼結果的合法性，另一半處理時間里，它作為編碼校驗位計算單元（ENC）計算編碼產生的各校驗位。存儲單元分為4 部分，分別是位寬為Q bit 的信道初始信息存儲塊RAM_F，位寬為Q+T+1 bit 的混合信息存儲塊RAM_M，位寬為kb bit 的譯碼碼字存儲塊RAM_C 和位寬為mb bit 的編碼校驗位存儲塊RAM_P，其中Q 是譯碼器處理數據的量化比特數，T 是譯碼器最大迭代次數。

　　本文提出的復合編譯碼系統工作過程如下：

　　（1）初始化：將Q bit 的信道接收信息存儲到RAM_F 中，將T bit 的待編碼數據補零后擴展為Q+T+1 bit 存入RAM_M，初始化迭代次數為0次。RAM_M存儲塊中的數據由3 部分組成，其中包括Q bit 的譯碼迭代外信息（即的更新結果），T bit 的待編碼數據和1 bit 的譯碼判決結果。初始化完成后RAM_M 中的迭代外信息和譯碼判決位均為全零。

　　（2） 變量節點更新及編碼處理： 分別從RAM_F 和RAM_M中取出Q bit 的信道信息和迭代外信息送入VNU 處理，然后將更新得到的Q bit迭代外信息和1 bit 的譯碼碼字回寫到RAM_M中。其中譯碼碼字被重復存儲到RAM_M 和RAM_C 中，采用這樣的存儲結構需要額外的一塊

　　RAM 資源作為RAM_C 的碼字輸出緩存，但它可以使得PCU 能夠從RAM_M 中迅速讀取判決所需的譯碼比特，且有效降低了電路的布線復雜度，從而提高運行時鐘頻率，增大系統的編譯碼吞吐量。在變量節點更新的同時， PCU/ENC 單元從RAM_M 讀出的數據中取出1 bit 待編碼信息進行編碼，計算得到的校驗比特存入RAM_P。需要說明的是系統編碼幀數是譯碼幀數的T 倍，T 是譯碼器的總迭代次數，RAM_M中總共存儲T組信息序列，每次迭代中PCU/ENC 取出的待編碼比特對應T 組不同的信息序列。如果需要等吞吐量的編譯碼系統，可以通過屏蔽部分編碼處理得到。

　　（3）校驗節點更新及譯碼判決：從RAM_M 中取出Q bit 迭代外信息送入CNU 處理，處理結果回寫入RAM_M。同時從RAM_M 中取出變量節點更新得到的譯碼碼字，送入PCU/ENC 進行碼字的合法性校驗。如果校驗滿足或達到最大迭代次數，將RAM_C中的判決碼字作為譯碼結果輸出，否則轉到（2）繼續下一輪迭代處理。

　　這種結構中待編碼數據，待譯碼數據和譯碼碼字共用同一存儲塊，可以有效減少編譯碼器對存儲資源數量的要求，而且讀取一個存儲塊可以同時獲得編碼和譯碼所需的數據，使得VNU， CNU 和PCU/ENC 3 個模塊可以共享相同的地址信息，避免了ENC 獨立產生讀寫地址所需的大量邏輯資源，這樣的設計同時也有效降低了運算單元和存儲單元之間的布線復雜度。最后，T 路信息序列在不同迭代中分時復用ENC 進行校驗位的計算，能有效提高硬件資源的利用率和編碼器的吞吐量。

　　通過改變VNU， CNU 和PCU/ENC 運算單元的數量，該復合結構可以實現不同并行度的編譯碼器。當VNU， CNU 和PCU/ENC 只設置一個運算單元時，整個編譯碼系統為串行架構，此時系統占用的硬件資源少，但編譯碼吞吐量也較低，適合硬件資源十分緊缺且對數據速率要求不高的實現平臺。當VNU 運算單元個數與碼長相等、CNU 和PCU/ENC 運算單元數量為校驗位個數時，編譯碼系統為全并行架構，此時架構中的存儲單元應采用邏輯資源表示，系統的編譯碼吞吐量大，但要求大量的硬件資源，適合于短碼的實現。當VNU 運算單元個數與檢驗矩陣的列分塊數一致，CNU 和PCU/ENC 運算單元個數與行分塊數一致時，編譯碼器為部分并行架構，此時系統可以達到硬件資源需求量和吞吐量的折中，適合于吞吐量較大的長LDPC 碼編譯碼器實現。