本文所采用的是定點壓縮結構。該結構相對于全精度無壓縮結構，能夠大大減少FPGA內部資源Xtreme DSP Slices和塊RAM的使用，而相對于塊浮點型，可靈活調節壓縮比。定點壓縮結構的壓縮比例表（Scale_SCH）完全由用戶自定義得到。壓縮比例是按照1、2、4或者8對每一階進行壓縮，即對應于分別向右移位0、1、2或者3。如果壓縮不充分，則蝶形輸出結果會超出其動態范圍，引起數據溢出。對于Burst I/O結構，Scale_SCH的表示方法：對于每一階的壓縮比都由指定的一個2 bit的數表示，零階的2 bit數為最低位，具體形式為［？N4，N3，N2，N1，N0］，每一個2 bit數分別對應著相應階數的壓縮比。

　　例：對于基4結構，數據轉換長度N=1024，Scale_SCH=［01 10 00 11 10］則表示對階0右移位2，對階1右移位3，對階2右移位0，對階3右移位2，對階4右移位1。經驗總結（可以防止產生數據溢出）：對于1024點的基4，Burst I/O結構，Scale_SCH=［10 10 10 10 11］；而對于1024點的基2結構，Scale_SCH=［01 01 01 01 01 01 01 01 01 10］。

　　對于流水線，Streaming I/O結構，把臨近的一對基2階組在一起，即階0和階1為組0，階2和階3為組1，等等。Scale_SCH的表示方法：對于每一組的壓縮比都由指定的一個2 bit的數表示，零組的2 bit數為最低位，具體形式為［？N4，N3，N2，N1，N0］，每一個2 bit數分別對應著相應組的壓縮比，表示同組內的兩個基2階有相同的壓縮比。例：數據長度N=1024，Scale_SCH=［10 10 00 01 11］表示對組0（階0和階1）右移位3，對組1（階2和階3）右移位1，對組2（階4和階5）沒有移位，對組3（階6和階7）右移位2，對組4（階8和階9）右移位2。若變換長度N不是4的冪次方的時候，最后一組只包含一個基2階，只能用00或者01表示。經驗總結（可以防止產生數據溢出）：N=512時，Scale_SCH=［01 10 10 10 11］；N=1024時，Scale_SCH=［10 10 10 10 11］。

　　壓縮比例Scale_SCH的位寬，對于流水線，Streaming I/O結構和基4，Burst I/O結構，為2*ceil（0.5*log2（N））；對于基2，Burst I/O結構和基2 Lite Burst I/O結構，為2*log2（N），其中N為轉換數據長度。

　　3 FFT IP核的仿真驗證

　　1）IP核配置：

　　Page 1：（配置實現結構）

　　Page 2：（數據位寬以及數據處理）

　　Page 3：（配置數據緩存空間）

　　接口說明：

　　信號名稱

　　傳輸方向

　　說明

　　XN_RE

　　Input

　　輸入操作數實部，以2的補碼輸入。

　　XN_IM

　　Input

　　輸入操作數虛部，以2的補碼輸入。

　　START

　　Input

　　當此信號變高時，開始輸入數據，隨后直

　　接進行FFT 轉換操作和數據輸出

　　SCALE_SCH

　　Input

　　進行數據縮減運算有用，其總的效果是輸出結果/N

　　SCALE_SCH_WE

　　Input

　　作為SCALE_SCH 的使能信號

　　FWD_INV

　　Input

　　用以指示IP Core為FFT還是IFFT， 1為FFT

　　UNLOAD

　　Input

　　對于Burst I/O結構，此信號將開始以自然順序輸出處理的結果。對于流水線結構和比特逆序輸出的情況，此端口不是必要的。

　　FWD_INV_WE

　　Input

　　作為FWD_INV端口的使能信號

　　RESET

　　Input

　　FFT核復位信號

　　CLK

　　Input

　　工作時鐘，與輸入數據流有關

　　XK_RE

　　Output

　　輸出數據總線實部，以2的補碼輸出

　　XK_IM

　　Output

　　輸出數據總線虛部，以2的補碼輸出

　　XN_INDEX

　　Output

　　位寬等于log2（N），輸入數據的下標

　　XK_INDEX

　　Output

　　位寬等于log2（N），輸出數據的下標

　　RFD

　　Output

　　輸入數據有效信號，高電平有效

　　DV

　　Output

　　輸出數據有效指示信號，當輸出端口存在有效數據時變高

　　BUSY

　　Output

　　IP Core 工作狀態的指示信號，在進行FFT轉換時為高電平

　　EDONE

　　Output

　　高有效。在DONE信號變高的前一個時鐘變為高電平

　　DONE

　　Output

　　高有效。在FFT完成后變高，且只存在一個時鐘。在DONE變高后，IP Core 開始輸出計算結果。

　　通過例化調用Xilinx IP核來實現一個512點、數據位寬和相位因子位寬都為10 bit的FFT算法模塊，時鐘頻率為 50MHz（時鐘頻率越高，可以獲得更高的復用倍數，節省更多的資源面積），采用流水線，Streaming I/O和定點壓縮結構。為了方便驗證FFT IP核功能的正確性：以零開始計數，在每個時鐘上升沿到來時，進行加1得到的數據，分別作為其輸入信號的實部和輸入信號的虛部。Scale_SCH=［01 10 10 10 11］，在ISE 14.1中建工程，例化調用Xilinx FFT IP核，然后利用ModelSimSE 6.5進行仿真，其仿真時序如圖2所示。

　　時序驗證方面：可以看出整個時序在實現中是完全正確的。從圖可以看出：busy信號高的的時候表明FFT IP核正在進行FFT運算，busy信號拉低后表明運算已經結束，要向外輸出FFT運算結果；edone信號在done信號之前一個周期到達；此時done信號拉高一個周期，表明FFT運算完成；而且由于進行的是512點的FFT運算，所以，每間隔512個時鐘周期，edone和done信號都會拉高一次；rfd信號一直拉高，表明輸入數據一直傳送到FFT IP核的輸入端口，跟采用流水線，Streaming I/O結構，可以進行連續數據處理是一致的；dv信號一直為高，表明輸出的信號一直有效。