在談到多扇出問題之前，先了解幾個相關的信息，也可以當成是名詞解釋。

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扇入、扇出系數

扇入系數是指門電路允許的輸入端數目。一般門電路的扇入系數為1—5，最多不超過8。扇出系數是指一個門的輸出端所驅動同類型門的個數，或稱負載能力。一般門電路的扇出系數為8，驅動器的扇出系數可達25。扇出系數體現了門電路的負載能力。

灌電流、拉電流

當邏輯門輸出端是低電平時，灌入邏輯門的電流稱為灌電流，灌電流越大，輸出端的低電平就越高。當邏輯門輸出端是高電平時，邏輯門輸出端的電流是從邏輯門中流出，這個電流稱為拉電流。簡單的理解就是邏輯門的輸入（灌電流）和輸出電流（拉電流）。

上、下拉電阻

上拉電阻就是將不確定的信號通過一個電阻嵌位在高電平（即拉電流），來增加高電平輸出時的驅動能力，以解決總線驅動能力不足時提供電流；下拉電阻就是將不確定的信號通過一個電阻嵌位在低電平，是用來吸收電流的，也就是灌電流。

負載效應

當輸出負載大于它的扇出能力的時候，就會有如下的效應：
1、輸出低態時，輸出電壓VOL可能高于VOLmax。
2、輸出高態時，輸出電壓VOH可能高于VOLmin。
3、輸出的傳播延遲可能大于規格說明的延遲值。
4、輸出的上升和下降時間可能大于規格說明的延遲值。
5、器件工作溫度可能升高，從而降低其可靠性，最終引起器件失效。

前面已經介紹了什么是扇出和扇出系數。多扇出問題，通常是指用一個節點驅動多個下級邏輯器件，此問題會嚴重影響FPGA布線的穩定性，設計的時候要多加注意，此時采用的是復制寄存器策略。

舉個例子： CLK為系統時鐘，M為1MHz方波信號，由于M信號驅動的模塊較多，所以M的扇出較多，為了減少扇出，用系統時鐘采樣，將M信號驅動7個D觸發器，然后將7個D觸發器的輸出端分給7個模塊，這樣每個復制點(DUP0~DUP6)平均扇出變為原來的1/7，M的信號扇出變為7，這樣就減少了每個信號的扇出，優化了邏輯，也提高了設計的整體性能。簡而言之，就是將一路信號用D觸發器和CLK將其分成兩路信號，或者是更多路的信號，再讓這些信號來驅動下面的各個模塊。

如何判斷是系統的問題是由于多扇出而導致的呢。我是這樣判斷的，因為我的模塊是一個一個寫，一塊一塊的調試的，所以在分開調試的時候沒有出任何問題，當所有的綜合在一起的時候，就出現了有一個模塊的信號總是不正常，單獨調試該模塊的時候又正常，然而這兩個模塊之間又沒有什么交互信號，所以，就把問題定位在這個共用信號的驅動能力上了，最終曾加了D觸發器，解決了這個問題。

另外經高手指點，還有一種方法是將這個頻率信號放在CLK的管腳上，因為時鐘管腳的驅動能力比一般的IO口要大一些，所以也就能夠帶動更多的邏輯門。

門控時鐘的問題

最后添加一點關于門控時鐘的問題。在編譯的時候，系統會報警告，Found X node(s) in clock paths which may be acting as ripple and/or gated cloxks。這種情況是由于使用了門電路來產生時鐘，一般處理這個警告的方式都會說：“如果是這樣設計的，就不管這個警告了。”不過看了下面的一段文字也就能夠理解為什么會有這樣的警告了。如果想設計出更完美的產品，還是要考慮這個問題的。

門控時鐘指的是不用FPGA內部的全局時鐘資源BUFG來控制觸發器的時鐘沿輸入端而是采用組合邏輯和其它時序邏輯（如分頻器）產生的信號作為觸發器的時鐘沿輸入端。門控時鐘容易帶來時鐘漂移、毛刺等，使得觸發器誤動作，通常，對于驅動的觸發器數量較少的門控時鐘，編譯器可以自動將分布時鐘緩沖器將其布線優化，但是對于驅動觸發器較多的門控時鐘，將會使布線不穩定，重者造成設計混亂。門控時中較多，也會使得整個設計的最大工作速度下降，降低產品的性能。

對于門控時鐘問題，通常的解決辦法是將分頻器做成與系統時鐘寬度一個周期寬度的脈沖信號，所謂系統時鐘就是用全局時鐘資源BUFG驅動的高扇出、零漂移、零畸變的時鐘資源，在FPGA內部的布線結構是樹形結構。

將分頻器的輸出送入觸發器的ce端，當系統時鐘到來時，檢測ce信號的有效性，當ce信號有效時，將觸發器的輸出改變，和分頻器的作用完全一樣，而且這樣處理也使得布線更加優化。

在模塊化設計中

模塊的扇出是指模塊的直屬下層模塊的個數，如圖7．8所示。圖7．8中，平均的扇出是2。一般認為，設計得好的系統平均扇出是3或4。

一個模塊的扇出數過大或過小都不理想，過大比過小更嚴重。一般認為扇出的上限不超過7。扇出過大意味著管理模塊過于復雜，需要控制和協調過多的下級。解決的辦法是適當增加中間層次。

一個模塊的扇入是指有多少個上級模塊調用它。扇人越大，表示該模塊被更多的上級模塊共享。這當然是我們所希望的。但是不能為了獲得高扇人而不惜代價，例如把彼此無關的功能湊在一起構成一個模塊，雖然扇人數高了，但這樣的模塊內聚程度必然低。這是我們應避免的。

設計得好的系統，上層模塊有較高的扇出，下層模塊有較高的扇人。其結構圖像清真寺的塔，上面尖，中間寬，下面小。

1.門電路的扇入扇出

扇入系數，是指門電路允許的輸入端數目。

一般TTL電路的扇入系數 Nr為1～5，最多不超過8。若芯片輸入端數多于實際要求的數目，可將芯片多余輸入端接高電平(+5V)或接低電平(GND)。

扇出系數，是指一個門的輸出端所驅動同類型門的個數，或稱負載能力。

NO=IOLMAX/IILMAX，這是一個通俗的定義一般用在TTL電路的定義中。其中IOLMAX為最大允許灌電流，IILMAX是一個負載門灌入本級的電流。

TTL電路的扇出系數Nc為8～10。

CMOS電路的扇出系數Nc可達20～25。

當然LVTTL和LVCMOS都可進一步驗算獲得。

Nc表征了門電路的負載能力。

1.TTL電路

TTL的驗算是比較好弄的，TTL與TTL之間如下圖所示：

由于本身晶體管的轉換速度有限，因此對于TTL來說，扇入扇出系數無所謂低頻和高頻而言。

2.CMOS

扇出系數實質上是根據頻率有關的。

因此，扇出系數是根據輸出波形識別的時序而定的，隨著頻率的增加，扇出系數越來越小。
這是因為理論上來說Rdson和Ci都是確定的，根據充放電過程
注意Rdson的能力計算可參考前面的博文

通過計算時間常數，我們可測算
1.10%=>90%的時間，并確認高電平的時間。
2.90%=>10%的時間，并確認低電平的時間。
如果這兩個都符合，則可接受。
當然MOS管的輸出電容和PCB板的寄生電感和電容，這些因素都會影響實際的效果。