3.３　接收模塊

接收模塊主要功能是將ＲＸＤ引腳接收到的串行數據按照配置的通信參數，提取出數據部分，存入接受緩沖器，并設置相關狀態寄存器。其核心是１個接收狀態機，狀態轉換如圖４所示。

１）Ｉｄｌｅ狀態
復位之后，接收狀態機便進入此狀態等待。一旦檢測到ＲＸＤ為低電平，即一幀數據的起始位，狀態機立即轉換到Ｓｔａｒｔ狀態，否則開始數據接收標志ＳｔａｒｔＢｉｔＦｌａｇ為‘０’，狀態機始終停留在該狀態。正確捕獲到１幀數據的起始位非常重要，它起到同步接收采樣時鐘的作用，是正確接收１幀數據的關鍵。

２）Ｓｔａｒｔ狀態
一旦捕獲到起始位，便立即轉入該狀態，啟動一幀數據的接收流程。

３）Ｓｈｉｆｔ狀態
起始位之后，狀態機無條件的轉換到Ｓｈｉｆｔ狀態，即開始接收數據部分。接收到的每１位數據將逐位左移，實現串并轉換。當接收到的數據個數達到Ｄａｔａｂｉｔ設定的數據位寬時，即轉換到Ｐａｒｉｔｙ或者Ｓｔｏｐ＿１ｂｔ狀態。

４）Ｐａｒｉｔｙ狀態
當完成數據位部分的接收且奇偶校驗使能位ＰａｒｉｔｙＥｎ＝‘１’時，則轉入該狀態。根據已接收的數據和選擇的校驗模式，ＵＡＲＴ接收模塊將檢查校驗結果，設置相關寄存器。

５）Ｓｔｏｐ＿１ｂｉｔ狀態
在該狀態下，檢查ＲＸＤ信號是否為高電平，否則設置錯誤寄存器，以表示發生了幀錯誤。

６）Ｓｔｏｐ＿２ｂｉｔ狀態
只有選擇了２位停止位時，才會進入此狀態。該狀態下，需要更新各狀態寄存器。持續１個波特的時間后，轉換到Ｉｄｌｅ狀態待命，等待捕捉新的１幀數據的起始位。

接收模塊的行為仿真時序圖如圖５ 所示。仍將ＵＡＲＴ設置為偶校驗、８位數據位，１位停止位。圖中ｒｘｃｌｋ為接收采樣時鐘信號，該時鐘同步于每１幀數據的起始位。ｒｘｃｌｋｄ８為ｒｘｃｌｋ延遲了半個周期的信號，以便在ＲＸＤ引腳每１位的中間位置采樣到穩定的電平。ＲｘＩｎ（ＲＸＤ）引腳的信號在ｒｘｃｌｋｄ８上升沿被采樣。圖中ＲｘＩｎ串行輸入的數據為“００１０１１０１００１”，與接收到的數據０ｘ５Ａ 一致，且沒有校驗錯誤，接收模塊各信號仿真正確無誤。

３．４　微處理器接口模塊

為方便外部處理器操作，ＵＡＲＴ模塊提供了專門的微處理器接口信號，包括ＣＳ、ＷＲ、ＣLＫ、ＡＤＤＲ 和ＤＡＴＡ。ＣＳ為ＵＡＲＴ模塊的片選信號，所有操作只有在ＣＳ為低電平才能有效，否則被忽略。ＷＲ為讀寫控制信號，當ＷＲ為高電平時，從ＵＡＲＴ內部寄存器讀取數據，否則寫數據到其寄存器。ＷＲ同時還控制雙向接口ＤＡＴＡ 的方向。當ＷＲ為高時，ＤＡＴＡ 被設置為輸出，ＵＡＲＴ內部數據被輸出到ＤＡＴＡ 接口；而ＷＲ為低時，ＤＡＴＡ 被設置為輸入，外部處理器可把數據輸出到ＤＡＴＡ接口。ＡＤＤＲ為地址線，用來尋址ＵＡＲＴ內部寄存器。ＣＬK為讀寫時鐘信號，所有的讀寫的操作均是在ＣＬＫ的上升沿完成，該模塊的仿真波形如圖６所示。

４　驗證測試

在Ｘｉｌｉｎｘ公司的ＦＰＧＡ　ＸＣ３Ｓ５００Ｅ上綜合、實現后，所設計的Ｕａｒｔ通信接口模塊實際只耗用了１２８個寄存器和１３４個４輸入查找表，占其可用資源比例均不到１％。將程序下載到芯片中經實際運行，數據收發正確無誤，實際運行結果如圖７所示。

為進一步測試串口模塊長期運行的穩定性與可靠性，進行了如下實驗：使用串口調試軟件，定時將測試數據發送給ＵＡＲＴ，再用單片機通過ＵＡＲＴ的微處理器接口讀收到的數據，然后再寫回ＵＡＲＴ的發送緩沖器，如此可自動完成所設計ＵＡＲＴ模塊收發功能的測試。測試結果如表１所示。可以看出，無論波特率低至９　６００ｂｐｓ還是高達１１５　２００ｂｐｓ，經大量數據收發測試，均無出現發送、接收錯誤，也未出現幀錯誤以及奇偶校驗錯誤，表明所設計的串口通信模塊長時間運行時穩定可靠。

５　結　　論

本文基于ＦＰＧＡ 設計和實現了通信參數可在線配置的異步串行通信接口模塊，將程序下載到芯片實際運行，結果表明該接口模塊設計正確，運行穩定可靠，為ＦＰＧＡ 與其他設備的通信提供了一種可靠途徑，具有較強的實用價值。同時本設計可作為ＦＰＧＡ 開發多串口設備的１個基本模塊，通過復制基本模塊，可在１片ＦＰＧＡ 芯片上擴展出多個串口，而數量僅與ＦＰＧＡ 可用資源有關，滿足多串口場合的需要，開發出基于ＦＰＧＡ 的多串口設備，替代采用專用串口芯片的傳統設計方案，降低多串口系統的復雜度，提高可靠性。