串行外設都會用到RS232-C異步串行接口，傳統上采用專用的集成電路即UART實現，如TI、EXAR、EPIC的550、452等系列，但是我們一般不需要使用完整的UART的功能，而且對于多串口的設備或需要加密通訊的場合使用UART也不是最合適的。如果設計上用到了FPGA/CPLD器件，那么就可以將所需要的UART功能集成到FPGA內部，本人最近在用XILINX的XCS30做一個設計的時候，就使用VHDL將UADT的核心功能集成了，從而使整個設計更加緊湊，更小巧、穩定、可靠，下面就談談設計方法。

　　分析UART的結構，可以看出UART主要由數據總線接口、控制邏輯和狀態接口、波特率發生器、發送和接受等部分組成，各部分間關系如圖一。

　　了解了UART的各部分組成結構后，下面對各部分的功能進行詳細的分析。我們假定所要設計的UART為：數據位為7位、8位可選，波特率可選，效驗方式為奇、偶、無等效驗方式，下面的分析都是在這個假定的基礎上進行。

　　一、波特率發生部分

　　從圖一可以看出，UART的接收和發送是按照相同的波特率進行收發的（當然也可以實現成對的不同波特率進行收發），波特率是可以通過CPU的總線接口設置的。UART收發的每一個數據寬度都是波特率發生器輸出的時鐘周期的16倍，即假定當前按照9600bps進行收發，那么波特率發生器輸出的時鐘頻率應為9600＊16Hz，當然這也是可以改變的，我們只是按照UART的方法進行設計。

　　我們假定提供的時鐘為1.8432MHz，那么可以很簡單地用CPU寫入不同的數值到波特率保持寄存器，然后用計數器的方式生成所需要的各種波特率，這個值的計算原則就是1843200/（16＊所期望的波特率），如果希望輸出9600Hz的波特率，那么這個值就是1843200/（16＊9600）=12（0CH）。

　　二、 發送部分

　　這里應重點分析幾個問題：首先是何時CPU可以往發送保持寄存器（THR）寫人數據？也就是說CPU要寫數據到THR時必須判一個狀態，當前是否可寫？很明顯如果不判這個條件，發送的數據會出錯，除非CPU寫入THR的頻率低于當前傳輸的波特率，而這種情況是極少出現的。其次是CPU寫入數據到THR后，何時THR的數據傳送到發送移位寄存器（TSR）并何時移位？即如何處理THR和TSR的關系？再次是數據位有7、8位兩種，校驗位有三種形式，這樣發送一個字節可能有9、10、11位三種串行長度，所以我們必須按照所設置的傳輸情況進行處理。數據位、效驗方式可以通過CPU寫一個端口來設置，發送和接受都根據這個設置進行，由于這部分很簡單，所以我就不給出程序了。

　　根據上面的分析，引進了幾個信號：

　　bigin1、begin2：引入兩個附加移位，目的是為送出起始位、停止位而加入串行長度。

　　txdone7、txdone8：分別表示7、8位的結束標志。Txdone《=txdone8 when“8bit”else txdone7;

　　Paritycycle7、paritycycle8：分別表示7、8位下的校驗位。Parity《=parity8 when“8 bit”else parity7;

　　Writerdy：為0時表示CPU不能將數據寫入THR，為1時可以寫入。

　　這樣就可以得到以下信息：在移位時鐘的上升沿檢測到txdone和writerdy都為高電平時，進入LOAD狀態即將THR的數據LOAD到TSR，在下一個時鐘就進入移位狀態。在移位中同時進行校驗位的運算，在需要送出校驗位的時候將運算好的校驗位送出，txdone=1的時候將高電平送出，其它時候移位輸出。

　　最后還有一個小程序，那就是寫出writerdy的狀態，很明顯沒數據寫入時為高，而當txdone為低時為低，注意這里也必須同時同步。圖二給出了一個奇效驗8bit數據的發送時序圖。

　　三、 接受部分

　　對于接收同樣存在9、10、11位三種串行數據長度的問題，必須根據所設置的情況而將數據完整地取下來。接收還有一個特別的情況，那就是它的移位的時鐘不是一直存在的，這個時鐘必須在接受到起始位的中間開始產生，到停止位的中間結束。接受到停止位后，必須給出中斷，并提供相應的校驗出錯、FRAME錯以及溢出等狀態。

　　這樣需引入hunt和idle兩個信號，其中hunt為高表示捕捉到起始位，idle為高表示不在移位狀態，利用這兩個信號就可以生成接收所需要的移位時鐘。

　　下面還有一個小程序，就是如何將接收的狀態和標志表示出來。溢出標志很簡單，那就是在idle從低變高，也就是說在接收到一個完整的串行序列后，去判一下當前的中斷是否有效？（高有效，數據沒有被讀走）如果為高那么溢出，否則沒有。在移位的時候，同時對接收的數據進行校驗，這樣就可以判斷接收的數據是否有錯，在接收完成時判一下當前的RX是否為高電平就可以知道FRAME是否有錯，圖三是一個8bit奇校驗的接收時序圖（假定接收正確，所以沒有給出校驗、溢出、幀出錯信號）。

　　總結：我在用FPGA做一個設計的時候，由于還有資源而且正好用到UART，所以就根據對UART的認識進行了設計，全部用VHDL進行描述，用SPEEDWAVE進行語言級的仿真，用XILINX的F2.1進行頂層仿真，最后和PC的仿真終端進行聯機，功能一切正常，整個UART所需要的觸發器為80個左右，一般的PLD都可以完成。