摘 要： 多片FPGA組成的星形系統可解決跳頻和直接序列混合擴頻（FHDS）衛星測控信號大時延差高動態條件下的快速捕獲問題。捕獲搜索時采用1“主”+N“副”形式的Multi-FPGA組分時進行多普勒搜索，主FPGA實現捕獲控制和快速解跳解擴，其余N片FPGA實現碼片以下時間差的精細搜索和相干累積。針對信號體制和捕獲性能需求，所有芯片均采用Xilinx公司的基于RAM的XQR4VFX系列。本設計解決了單片宇航級FPGA資源受限條件下復雜捕獲問題，具有FPGA配置文件數目少、成本低、功耗低的優點。
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0 引言

現場可編程門陣列（FPGA）具有可重復編程、開發周期短、運算能力強等特點，與外圍電路、ADC芯片以及程序存儲器（PROM）等配合能夠實現復雜的通信和信號處理功能。隨著微電子技術的發展，宇航級FPGA的硬件體系從問世時的1 200門發展到當今的數百萬門甚至千萬門級，為航天領域實時信號處理問題提供了解決平臺[1]。

我國陸基衛星測控網和中繼衛星測控均以直接序列擴頻測控體制為主，具有抗干擾、測距精度較高、一站對多星測控等優點[2]。跳頻和直接序列（FHDS）混合擴頻測控信號綜合了跳頻擴頻和直接序列擴頻的優點，測控信號抗截獲、抗干擾能力得到有效提升。與直擴信號相比，FHDS信號帶寬更寬，相應的自相關函數峰也更窄，捕獲時間搜索精度要求也隨之提高。因此在設計跳擴測控信號接收機時捕獲計算復雜度增加，在高等級宇航級芯片來源受控時，單片宇航級芯片單獨工作無法保證捕獲時間，需要采用多片FPGA設計方案[3]。

1 捕獲模型與算法設計

1.1 捕獲運算模型

首先分析捕獲運算模型，以便劃分各FPGA的數字信號處理功能。本地產生的中頻跳擴頻信號可表示為：

其中A為接收信號功率，τ表示收發信號之間時間差。若收發信機之間相對的徑向運動速度為v，則跳頻點fi處的多普勒頻率滿足：

跳擴信號參數設置如表1所示。

捕獲運算的運算復雜度主要在于跳擴信號與跳擴信號取共軛后的滑動搜索-相關運算：

1.2 FPGA捕獲分工與算法描述

為了解決高處理性能的宇航級FPGA貨源不足條件下的捕獲，需要設計適用于多片低處理性能FPGA的軟件[8]，將相關運算化解為：

捕獲模型確定后，對捕獲算法進行描述。多普勒并行搜索是分時進行的，每次搜索增加Δv，時域搜索通過多片FPGA并行完成。基于多片FPGA的捕獲算法流程設計如下：

(1)將多普勒值和時延范圍劃分為若干個搜索單元，搜索粒度為：。

(2)主FPGA完成跳頻載波剝離。在搜索控制邏輯控制之下，解跳采用雙路下變頻器交替解跳。下變頻器分為M個，每個下變頻器負責Nhop/M個跳頻點內信號的解跳，解跳總時長均為NhopTh。下變頻器解跳輸出下抽到2倍碼片速率后，每個頻點上的解跳結果補零到2L個數據點，L為2的整數次冪。將L個數據點存入FPGA中的RAM，進入步驟(3)。

(3)主FPGA完成碼剝離。讀取RAM中解跳結果，按照經典的FFT-IFFT碼相關算法，進行Nhop次2L點FFT-IFFT運算，取出Nhop組L點相關結果，送入N片副FPGA中保存。

2 多片FPGA解決方案

2.1 硬件架構

Xilinx提供的宇航級芯片V4芯片具有豐富的邏輯資源和布線資源，能夠完成乘法、存儲、通信任務，其I/O資源也能滿足多FPGA之間的通信需求。

基于多片FPGA的測控信號捕獲的典型平臺如圖1所示，捕獲硬件結構由模擬數字轉換（ADC）、程序存儲ROM(PROM)、跳擴碼模塊、時鐘電路以及FPGA芯片組構成。FPGA芯片組采用的是“主從”星形結構，即主FPGA控制副FPGA進行工作，PROM共提供兩套FPGA軟件分別用于主FPGA和副FPGA。架構中各器件功能簡介如下：

(1)雙路ADC：將射頻下變頻到中頻的跳擴信號進行模擬-數字轉換，送入主FPGA。

(2)時鐘單元：產生FPGA工作時鐘。