FPGA 硬件應用

　　為實現上述系統，我們采用了賽靈思 Virtex-5 FPGA技術。該設計流程采用賽靈思System Generator進行設計捕獲、仿真和驗證。為了支持各種不同數量的天線/用戶和調制次序，我們將檢測器設計用于要求最高的4x4、64-QAM情況下。

　　我們的模型假定接收方非常清楚信道矩陣，這可以通過傳統的信道估算方法來實現。在信道重新排序和QR分解之后，我們開始使用球形檢測器。為準備使用軟輸入、軟輸出信道解碼器（如turbo解碼器），我們通過計算檢測到的比特的對數似然比（LLR）來生成軟輸出。

　　該 系統的主要架構元素包括數據副載波處理和系統子模塊管理功能，以便實時處理所需數量的子載波，同時最大程度地降低處理時延。對每個數據副載波都進行了信道 矩陣估算，限定了每個信道矩陣可用的處理時間。對選中的FPGA而言，其目標時鐘頻率為225MHz，通信帶寬為5MHz（相當于WiMAX系統中的 360個數據子載波），每個信道矩陣間隔可用的處理時鐘周期數為64。

　　我們采用硬件功能單元精湛的流水線和時分復用（TDM）功能，以達到WiMAX OFDM符號的實時要求。

　　除 了高數據率外，在架構設計指導過程中控制子模塊時延也是一個重要的問題。我們通過引入連續信道矩陣的TDM解決了時延問題。這種方法可以延長同一信道矩陣 元之間的處理時間，同時還能保持較高的數據吞吐量。構成TDM組的信道數會隨著子模塊的不同而變化。在TDM方案中，信道矩陣求逆過程用了5個信道，而有 15個信道在實數QR分解模塊中進行了時分復用。圖 2 是該系統的高級流程圖。

　　圖 2. MIMO 802.16e 寬帶無線接收器的高級流程圖

　　信道矩陣預處理

　　信 道矩陣預處理器確定了空分復用復合信號每一層的最佳檢測次序。該預處理器負責計算信道矩陣的偽逆矩陣范數，并根據這些范數，選擇待處理的下一個傳輸流。偽 逆矩陣中范數最小的行對應著最強傳輸流（檢波后噪聲放大最小），而范數最大的行對應著質量最差的層（檢波后噪聲放大最大）。我們的實施方案首先檢測最弱的 層，然后按最低噪聲放大到最高噪聲放大的次序逐層檢測。對排序過程中的每一步，信道矩陣中相應的列隨后會被清空，然后簡化后的矩陣進入下一級的天線排序處 理流水線。

　　在預處理算法中，偽逆矩陣的計算要求最高。這個過程的核心是矩陣求逆，通常通過吉文斯（Givens）旋轉進行QR分解來實現。 常用的角度估算和平面旋轉算法（如CORDIC）會造成嚴重的系統時延，對我們的系統來說是不可接受的。因此，我們的目標是運用FPGA的嵌入式DSP資 源（比如Virtex-5器件中的DSP48E），找出矢量旋轉和相位估算的替代性解決方案。

　　QRD的脈動陣列結構由兩種類型的處理單元構 成——對角線單元或邊界單元和非對角線單元或內部單元。邊界單元執行矢量函數，可以生成陣列內部單元使用的旋轉角度。要想得到想要的旋轉角度，可以把非對 角線單元中的值與對角線單元中的共軛復數相乘，然后除以復數的倒數即可。相除實際是用乘法的方式完成的，即在觀察到函數接近線性的時候，乘以根據定義的間 隔的多項式近似值計算出的倒數。圖3顯示了采用這種近似值在對角線脈動單元中完成這種復雜旋轉的信號流程圖。

　
　圖 3.對角線脈動單元結構圖

　　發送到非對角線單元中的數據是旋轉矢量的同相部分和正交部分除以相應的近似值得出的結果。我們不僅通過在對角線單元和非對角線單元采用流水線架構實現了高數據吞吐量，同時還通過對跨5個信道的硬件進行時分復用的方式控制了近似值模塊和復雜乘法器引起的時延。

　　對 4x4矩陣，我們使用了1個對角線單元和7個非對角線單元。分解單個矩陣所花的處理時間為4x4=16個數據周期，而該設計交付數據的速度是每三個時鐘周 期一個樣本，因此分解單個矩陣的所用總時長為3x4x4=48個時鐘周期（低于可用的64個時鐘周期）。我們對分解后的矩陣使用了回代法（back substitution），同時以相同的TDM方式進一步進行了重新排序操作。

　　球形檢測器

　　球 形檢測器采用PED單元進行范數計算。根據樹的層次，我們采用了三種不同類型的PED單元。根節點PED模塊負責計算所有可能的PED。二級PED模塊針 對上一級計算得出的8個幸存路徑計算出8個可能的PED。這樣在樹的下一級索引中，我們就有64個生成的PED。第三種類型的PED模塊用于其它樹級，負 責計算上一級計算出的所有PED的最鄰近的節點PED。

　　球形檢測器（SD）的流水線架構可以在每個時鐘周期中處理數據。其結果就是樹的每級只需要一個PED模塊。因此，對4x4 64-QAM系統而言，PED單元的總數為8，與樹的級數相等。

　　SD可以采用硬解碼和軟解碼兩種類型的解碼技術。硬解碼能夠用貫穿樹的各級的最小距離矩陣度量次序;軟解碼用對數似然比來代表輸出的每個比特。對數似然比一般被當作優先輸入值提供給信道解碼器，比如turbo解碼器。

　　FPGA資源占用

　　實施和仿真包括MIMO 802.16e寬帶無線接收檢測過程，但不包括軟輸出生成模塊。目標芯片是Virtex-5 XC5VFX130T-2FF1738 FPGA。設計的時鐘頻率為225MHz，可用的數據率為83.965MB/s。

　　表 1. 按子系統劃分的資源占用情況

　　System Generator和基于模型的設計

　　我 們使用針對DSP設計流程的賽靈思SystemGenerator實現了完整的硬判鏈。設計驗證工作不僅使用了MATLAB/Simulink 環境的仿真語義，還有SystemGenerator的協同仿真功能。信道矩陣參數的同相部分和正交部分從正常的分布得出，并由MATLAB交付給 SystemGenerator建模環境。我們同樣使用這種仿真框架進行了比特誤碼率計算。

　　圖 4. 4x4 64-QAM的浮點 MATLAB 仿真（硬判決）、System Generator設計 （硬判決）BER 曲線與最大似然曲線相比

　　圖 4對我們的定點硬判決設計BER曲線、浮點硬判決設計BER曲線和最佳ML參考曲線進行了比較。我們通過對賽靈思ML510開發平臺進行基于以太網的硬件 協仿真，開發出了該設計的硬件演示。信道矩陣參數采用賽靈思AWGNIP核發送給球形檢測器。我們通過把設計嵌入到自同步BER測試器來計算BER。該儀 器能夠向檢測器發送輸入并捕獲誤碼。

　　本文就采用空分復用MIMO的通信系統使用的球形檢測器進行了簡要介紹。我們詳細探討了球形檢測器和信 道矩陣預處理器的架構情況。實現預處理的方法有許多種，雖然我們的方法在計算上要復雜一點，但得出的BER性能接近最大似然。雖然我們的討論是圍繞 WiMAX進行的，設計人員可以把其中的許多方法用于3G/ LTE（長期演進）無線系統。