基于Verilog HDL濾波器的設計

　　現代計算機和通信系統中廣泛采用數字信號處理的技術和方法，其基本思路是先把信號用一系列的數字來表示，然后對這些數字信號進行各種快速的數學運算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無關的信息，稱為濾波;有時也把某些種類的數字信號處理運算成為變換，如離散的傅里葉變換，小波變換等。VerilogHDL是目前應用最廣泛的一種硬件描述語言，用于數字電子系統的設計。可用它進行各種級別的邏輯設計，并進行數字邏輯系統的仿真驗證，時序分析，邏輯綜合。小波濾波器的設計屬于復雜算法的電路設計，因此利用Veril—ogHDL對雙正交小波濾波器進行建模、仿真，實現電路的自動化設計，將是一種較為理想的方法。

　　Verilog HDL介紹

　　Verilog HDL是一種硬件描述語言，是一種以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由Gateway Design Automation公司開發。兩種HDL均為IEEE標準。

　　Verilog HDL就是在用途最廣泛的C語言的基礎上發展起來的一種硬件描述語言，它是由GDA公司的PhilMoorby在1983年末首創的，最初只設計了一個仿真與驗證工具，之后又陸續開發了相關的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專利。1990年CADENCE公司公開發表了Verilog HDL,并成立LVI組織以促進Verilog HDL成為IEEE標準，即IEEE Standard 1364-1995.

　　Verilog HDL的最大特點就是易學易用，如果有C語言的編程經驗，可以在一個較短的時間內很快的學習和掌握，因而可以把Verilog HDL內容安排在與ASIC設計等相關課程內部進行講授，由于HDL語言本身是專門面向硬件與系統設計的，這樣的安排可以使學習者同時獲得設計實際電路的經驗。與之相比，VHDL的學習要困難一些。但Verilog HDL較自由的語法，也容易造成初學者犯一些錯誤，這一點要注意。

　　l 小波濾波器的設計

　　對于小波函數，要求它具有正交性、緊支集、對稱性和平滑性。正交性可以使變換無冗余;緊支集則帶來優良的空間分辨率;對稱性保證了與其對應濾波器的相位為線性;平滑性可以產生較小的失真。這樣使離散二進小波變換受到很大的限制，為此，人們提出一種雙正交的小波變換。本文設計小波濾波器正是基于雙正交小波變換的一種雙通道完全重構濾波器，因此可以對信號進行分解后實現精確重構，所以對信號的濾波有很好的作用。由于它具有正變換二元上抽樣采樣和反變換二元下抽樣采樣特性，在進行濾波器設計時可以將雙正交小波濾波器設計成具有多相結構的雙通道完全重構濾波器。雙正交小波變換可以看成原始信號通過一系列高低通濾波器濾波并經過抽樣后所得到的結果，重構過程與此相反。為了使變換后的信號能夠完全重建，須滿足Y(n)=x-kX(n)，在這里取k=1。雙正交小波濾波器分解和重構過程如圖1所示。