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摘要： 介紹一種用于衛星姿態測量的CMOS圖像敏感器--STAR250的時序驅動信號，并使用Verilog HDL語言設計驅動時序電路。經布線、仿真、測試后驗證了驅動信號的正確性。
關鍵詞： Verilog HDL STAR250 CMOS 圖像敏感器
CMOS圖像敏感器是近年來興起的一類固態圖像傳感器。CMOS圖像敏感器具有低成本、低功耗(是CCD耗的1/1000~1/100)、簡單的數字接口、隨機訪問、運行簡易(單一的CMOS兼容電池供給)、高速率(可大于1000幀／秒)、體積小以及通過片上信號處理電路可以實現智能處理功能等特點而得到廣泛應用。有些CMOS圖像敏感器具有標準的I2C總線接口，可方便應用到系統中。有些沒有這類總線接口電路的專用CMOS圖像敏感器需要增加外部驅動電路。由于CMOS敏感器的驅動信號絕大部分是數字信號，因此可采用FPCA通過Verilog HDL語言編程產生驅動時序信號。Verilog HDL語言是IEEE標準的用于邏輯設計的硬件描述語言，具有廣泛的邏輯綜合工具支持，簡潔易于理解。本文就STAR250這款CMOS圖像敏感器，給出使用Verilog HDL語言設計的邏輯驅動電路和仿真結果。
1 CMOS圖像敏感器STAR250STAR250是一款專為衛星天文導航的星跟蹤器（tracker）設計的CMOS圖像敏感器。由于太空中含有大量輻射，芯片中加入了抗輻射電路以提高空間應用的可靠性。STAR250的技術指標如下：
(1)0．5μm CMOS工藝；
(2)512x512分辨率，像素大小25μmx25μm；
(3)每個像素4個光敏二極管，提高MTF(幅值轉換功能)和減少PRNU(非均一化光響應)；
(4)抗輻射設計；
(5)片上雙采樣電路抵消FPN(固定模式噪聲)；
(6)電子快門：(7)最大30幀／秒；
(8)可以取子窗口；
(9)片上10位ADC；
(10)陶瓷JLCC-84針封裝。
STAR250是有源像素的線掃描CMOS圖像敏感器。所有像素的輸出都連接到列總線，并且在列總線上每例都有一個列放大器。使用二次采樣技術，控制列放大器可以從讀出信號中減去光敏單元上一次采集殘留的電荷。片上ADC獨立于敏感器，可以使用也可以通過軟件關閉，而用外部的ADC。STAR250為了應用方便有多種讀出數據的方法(窗口方式、電子快門等)，不同的讀出方式有不同的時序要求。
傳統的計算機或打印機的圖像座標系定義左上角為原點(0，0)，在STAR250中定義右上角為原點(0，0)，如圖1。這樣敏感器輸出數字信號后能夠方便地轉換為計算機格式的圖像，方便后續的處理。窗口掃描方式是從上向下、從左向右一個像素一個像素地掃描。
圖3
2 STAR250時序信號STAR250通過兩個步驟完成圖像的采集。第一步是逐行掃描RESET像素。行內像素RESET后，本行自上一次RESET或讀出后積累的所有光敏電荷被排空。從RESET行像素開始新的曝光周期。第二步是本次曝光周期數據讀出。以電壓的形式讀出，然后經過ADC轉換為數字量。由于電荷采用排出式讀取，CMOS圖像敏感器的像素讀出不可恢復，讀取過程也相當于RESET像素，所以CMOS敏感器行RESET的速度與讀取速度一樣。
STAR250通過三個指針標定整個圖像地址：Yrd當前掃描行，Yrst當前RESET行，Yrd當前讀出像素。這三個指針都有相應的移位寄存器，通過設置這三個寄存器的初始值可以調整采集窗口的大小和位置。圖像采集的流程圖如圖2。每秒鐘的圖像幀數通過設置Yrd和Yrst進行控制，曝光周期也由這兩個量控制。這個時間量可以用空間距離(行距)表示，定義DelayLines=︱Yrst-Yrd+︱。由于每一行的RESET和讀取時間是固定的，所以DelayLines如果固定那么幀率也就固定了。將DelayLines轉換成像素的有效積分時間(曝光時間)，是將Delay-Lines乘以讀取一行像素所用的時間。讀取一行像素所用的時間由四部分組成：(1)行中有效像素的個數(由行的長度定義)；(2)讀取一個像素所用的時間；(3)像素累積電荷轉換為數字量的時間；(4)選擇新一行所用的時間。例如在主時鐘頻率為12MHz時，像素的輸出頻率為主時鐘的二分頻6MHz，因此一行像素所需要的時間為512×1/6MHz=85．3μs。再加上換行所需時間，一行像素的讀取時間大約90μs左右。因此可以根據這個時間設置DelayLines來控制曝光時間。
3 Verilog HDL驅動時序設計經過以上分析可知，CMOS圖像敏感器采集時可以分為RESET過程和采集過程。時間上兩個過程是獨立的，如圖3。但在FPGA內部處理這兩部分的電路物理上是同時存在，因此必須將相應的信號通過置標志位的方法置為有效或無效。
STAR250所需數字驅動信號共28個，其中SELECT信號在正常使用時，直接接PCB板的Vcc。因此需FPGA控制的驅動信號有27個。根據采集過程可以把信號劃分為列放大器信號，包括CAL、Reset、Lr、S、R、LdY。這6個信號在每一行的初始化部分都要用到，因此可以編寫到一個模塊(ColControl)中；模式信號(PaternCtrl)模塊用來設置CMOS敏感器的工作模式及初始地址，包括G0、G1、Bitlnvert和Addr[8：0]共12個信號。其中G0、G1用來設計輸出的放大倍數，BitInvert用于將輸出取反，Addr[8：0]則設置采集的起始地址；行讀出信號控制模塊(YlCtrl)產生行讀出地址的同步信號SyncYl及時鐘驅動信號ClkYl；行RESET信號控制模塊(YrCtrl)產生行RE-SET地址的同步信號SyncYr及時鐘驅動信號ClkYr；像素控制模塊(RowCtrl)產生行內像素初始地址的裝載信號LdX及同步信號SyncX；行內時鐘信號模塊(RowClk)產生列內像素的時鐘驅動CLKX、ADC驅動時鐘信號CLkAdc及輸出三態控制信號TriAdc。系統的輸入信號為主時鐘CLK、EosX行內像素結尾信號、EosYl幀內行結尾信號、EosYr幀內RESET行結尾信號、芯片的RESET信號。經過這樣劃分后的模塊化Verilog程序就比較易寫了。經過頂層模塊綜合生成的網表如圖4。布線仿真時序圖如圖5，其中時鐘信號過于密集變成黑色帶狀，同樣輸出時鐘CIkX及ClkAdc也是黑色帶狀。在時序上ClkX與ClkAdc是反相關系，在TriAdc保持低電平時輸出有效。所設計的驅動信號仿真波形與理論波形十分符合。這樣就完成了STAR250的時序驅動電路設計。
使用Verilog語言設計時序邏輯具有很高的效率。結合CMOS敏感器特性可以方便地開發出驅動時序電路。但必須對CMOS圖像敏感器的信號分析準確，正確分離那些獨立的信號和共用的信號，用時序邏輯設計驅動信號，用組合邏輯實現不同采集過程時間上的分離。布線延遲是必須考慮的，采用流水線技術可以預測延遲，保證信號的正確性。雖然文中并未給出像素ADC輸出的存儲電路，但實際上直接使用TriAdc信號作為SRAM的片選，ClaAdc的低電平作為寫信號，SRAM的地址在ClkAdc的上升沿增加、下降沿寫入。這樣就可以完成圖像數據的存儲。以上Verilog程序在FLEXl0kl0上布線實現。經示波器觀察邏輯正確，CMOS敏感器正常工作。
基于Verilog HDL的CMOS圖像敏感器驅動電路設計
- Verilog(114289)
- HDL(48873)
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筆試時也很常見。[例1] 一個簡單的狀態機設計－－序列檢測器序列檢測器是時序數字電路設計中經典的教學范例，下面我們將用Verilog HDL語言來描述、仿真、并實現它。序列檢測器的邏輯功能...
2021-12-17 18:28:4016
16（69）Verilog HDL測試激勵：時鐘激勵2
（69）Verilog HDL測試激勵：時鐘激勵21.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：時鐘激勵25）結語1.2 FPGA簡介FPGA
2021-12-29 19:42:190
0（77）Verilog HDL測試激勵：復位激勵3
（77）Verilog HDL測試激勵：復位激勵31.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）Verilog HDL測試激勵：復位激勵35）結語1.2 FPGA簡介FPGA
2021-12-29 19:42:391
1Verilog HDL指定用戶定義原語UDP的能力
在前一章中，我們介紹了Verilog HDL提供的內置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。
2022-08-08 11:46:461616
1616FPGA技術之Verilog語法基本概念
Verilog HDL是一種用于數字系統設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。
2022-12-08 14:00:573655
3655使用Verilog HDL描述寄存器的硬件
剛接觸數字集成電路設計，特別是Verilog HDL語言的同學，往往不理解什么時候變量需要設置為wire型，什么時候需要設置成reg型。
2023-07-13 15:53:261962
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二十進制編碼器及Verilog HDL描述 Verilog HDL程序的基本結構及特點
節通過硬件描述語言Verilog HDL對二十進制編碼器的描述，介紹Verilog HDL程序的基本結構及特點。
2023-08-28 09:54:345319
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