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在現(xiàn)階段，作為設(shè)計(jì)人員熟練掌握 Verilog HDL程序設(shè)計(jì)的多樣性和可綜合性，是至關(guān)重要的。作為數(shù)字集成電路的基礎(chǔ)，基本數(shù)字邏輯電路的設(shè)計(jì)是進(jìn)行復(fù)雜電路的前提。本章通過(guò)對(duì)數(shù)字電路中基本邏輯電路的erilog HDL程序設(shè)計(jì)進(jìn)行講述，掌握基本邏輯電路的可綜合性設(shè)計(jì)，為具有特定功能的復(fù)雜電路的設(shè)計(jì)打下基礎(chǔ)
組合電路的特點(diǎn)是：電路中任意時(shí)刻的穩(wěn)態(tài)輸出僅僅取決于該時(shí)刻的輸入，而與電路原來(lái)的狀態(tài)無(wú)關(guān)。
組合電路的設(shè)計(jì)需要從以下幾個(gè)方面考慮：
所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡(jiǎn)單。這樣的電路稱“最小化”電路;
其次，為了滿足速度要求，應(yīng)使級(jí)數(shù)盡量少，以減少門(mén)電路的延遲;電路的功耗應(yīng)盡可能的小，工作時(shí)穩(wěn)定可靠。
描述組合邏輯電路有四種方式：結(jié)構(gòu)描述、邏輯代數(shù)、真值表、抽象描述。
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