隨著 SoC 芯片性能的提高，各模塊間的數據交換成為提高微處理器系統運行速度的瓶頸。DMA 控制器能夠有效替代微處理器的加載/存儲指令，顯著提高系統的并行能力。傳統的 DMA 的結構專用性強而可擴展性不足［1~3］。在高速并行系統中，單時鐘域的設計已不能有效控制功耗的增長。面對 SoC 不斷擴大的規模，還必須設計一種動態配置 DMA 通道的結構以提高邏輯資源的利用率。本文介紹了在 0.18um 工藝下，面向完整的 AMBA 總線結構的高性能 32 位 DMA 控制器的 ASIC 實現，提出了使用雙時鐘域配合具有同步復位的門控時鐘（Gated Clock）實現功耗控制的方法。握手信號路由陣列的設計使得有限數量的通道可以匹配更多的總線外設。

　　VLSI是超大規模集成電路（Very Large Scale Integration）的簡稱，指幾毫米見方的硅片上集成上萬至百萬晶體管、線寬在1微米以下的集成電路。由于晶體管與連線一次完成，故制作幾個至上百萬晶體管的工時和費用是等同的。大量生產時，硬件費用幾乎可不計，而取決于設計費用。

　　超大規模集成電路是70年代后期研制成功的，主要用于制造存儲器和微處理機。64k位隨機存取存儲器是第一代超大規模集成電路，大約包含15萬個元件，線寬為3微米。目前超大規模集成電路的集成度已達到600萬個晶體管，線寬達到0.3微米。用超大規模集成電路制造的電子設備，體積小、重量輕、功耗低、可靠性高。利用超大規模集成電路技術可以將一個電子分系統乃至整個電子系統“集成”在一塊芯片上，完成信息采集、處理、存儲等多種功能。例如，可以將整個386微處理機電路集成在一塊芯片上，集成度達250萬個晶體管。超大規模集成電路研制成功，是微電子技術的一次飛躍，大大推動了電子技術的進步，從而帶動了軍事技術和民用技術的發展。超大規模集成電路已成為衡量一個國家科學技術和工業發展水平的重要標志。也是世界主要工業國家，特別是美國和日本競爭最激烈的一個領域。超大規模集成電路將繼續得到發展。

　　DMA 結構的比較

　　AMBA是 ARM 公司提出的用于微處理器片上通信的先進的總線結構。一種典型的 AMBA 總線由 AHB 和 APB 總線分段構成。總線上的設備可以分為能夠主動讀寫的主設備（Master）與只能接收來自 Master 請求的從設備（Slave）。

　　近來針對 DMA 控制器的研究引出了新的 SoC 架構，如使用分布式 Flyby DMA 結構［1］；為數據吞吐量大的模塊預設專用通道［2，3］等。這些結構的共同點在于數據在搬移過程中不需要經過緩存就可以達到指定地址。然而缺乏緩存結構的 DMA 有一定的局限性。從應用的角度來講，在音視頻編解碼程序中普遍存在同端口內存數據塊搬移的操作，而非緩存結構的 DMA 無法在同端口上實現單周期的先讀后寫操作。此外，在 APB 總線上只能存在一個 Master 設備，所以既無法為每個外設配置獨立 Master 以獲取數據，也不可能在低速總線上完成單周期傳輸。從功耗的角度看，當系統中存在較多 Master 模塊時，總線仲裁器的負擔就被加重，而仲裁器正是AMBA 總線功耗的主要來源。使用緩存結構的系統級 DMA 盡管存在數據傳輸的延時，但能適用于 AMBA 不同速度的分段總線，可擴展性遠高于非緩存結構 DMA。

　　如圖 1 所示，本文提出的 DMA 控制器在整個系統中可分為 3 個部分。DMA Master 端解析來自當前通道的命令包并發出 AHB 總線請求，完成緩存區與 AHB 總線的數據交換。 DMA 的引擎（DMA Engine）包含各個通道的邏輯資源與雙口緩存結構（Dual Port FIFO）及相應的控制邏輯。DMA 控制器的 APB Master 發出 APB 的總線請求，這些信號與來自 AHB 的轉換信號一起在兩段總線的橋接（Bridge）部分進行仲裁選擇，實現 APB 總線與 DMA 緩存區的數據交換。

　　DMA 控制器的 VLSI 實現

　　DMA 的時鐘域

　　在不具備 DMA 的 AMBA 總線中，APB 唯一的 Master

　　在 AHB 總線的驅動下進行數據傳輸。兩段總線以串行的方式工作。從表 1 中可知，由于在 AMBA 結構中微處理器不提供對 APB 的 Burst 操作，完成對 APB 的 4 個 Word 的傳輸，至少需要 20 個 AHB 的時鐘周期。而當存在 DMA 控制器時， APB 總線能緩存需要和 AHB 交換的數據，并且可以獨立地驅動數據傳輸。不僅使傳輸周期減少了 50%，而且實現了 APB與AHB 的并行運行。

　　由于并行的實現，APB 總線上某些時間段中數據傳輸更加頻繁。DMA 的 APB 信號進入總線以前必須經過仲裁，當使用類似于高速總線上的 Burst 模式時，APB 可以多個連續兩周期的傳輸來運行，這增加了互連線的翻轉頻率。尤其在 DMA 多個通道相互交替占有 APB 時，這種翻轉間隔便被縮小。因此，依據功耗 P = CV 2 f ，AHB 總線的二分頻時鐘被用來驅動 APB 總線。在這種配置下，相對于使用指令集進行的傳輸依然持有速度上的優勢。

　　 DMA 的內部結構

　　DMA 控制器的核心部分圍繞通道狀態機和雙口緩存數據的 FIFO 結構來設計。如圖 2 所示，功能模塊包括非整字地址對齊邏輯（Read/Write Aligner）、64×32bit 雙口 FIFO、FIFO 控制邏輯、DMA 引擎、DMA 握手信號路由器（HandshakeRouter）和功耗管理電路。其中 DMA 引擎又包括 DMA 通道狀態機邏輯和通道仲裁器（Chan Arb）。

　　雙時鐘域設計的難點在于時鐘域的劃分以及不同時鐘的相位要求。從圖 2 中可以看到，DMA 的數據通路部分由 2 個總線接口及 2 塊 64×32bit 的雙口 SRAM 組成，其中 DMA Master 接口與數據對齊邏輯由 CLK_AHB 來驅動，而 APB 端由 CLK_APB 來驅動。DMA 的通道根據數據流方向共分為兩種：一種控制 AHB 上模塊的數據交換；另一種控制 AHB 與 APB 上模塊的數據交換。

　　為了減小面積，利用 APB 時鐘是 AHB 時鐘二分頻的特點，將兩種不同類型的通道復用同一個存儲端口。這樣，兩種通道的狀態機邏輯中使用各自的時鐘產生 SRAM 讀寫地址與控制信號。為了支持多通道獨立讀寫操作以提高并行度，每個 AHB 與 APB 交換數據的通道必須使用讀寫獨立的SRAM。這樣，使用 2 塊雙口 SRAM 實現了不同時鐘域緩存共享。每個通道擁有 2 塊 8×32bit 的不同流向的緩存容量，以匹配 DMA 的 AHB Master 端最高支持 4 個 Word 的 Burst操作。