與非鏈?zhǔn)紻MA相比，鏈?zhǔn)紻MA有更多的優(yōu)點(diǎn)，以一次寫(xiě)入128個(gè)描述符的鏈?zhǔn)紻MA為例：

　　·節(jié)省軟件的開(kāi)銷(xiāo)。非鏈?zhǔn)紻MA每啟動(dòng)一次傳輸，只能傳一個(gè)數(shù)據(jù)包，而鏈?zhǔn)紻MA一次寫(xiě)入128組描述符，就可以傳128個(gè)數(shù)據(jù)包。非鏈?zhǔn)紻MA一個(gè)數(shù)據(jù)包傳輸結(jié)束主機(jī)就響應(yīng)一次中斷，而鏈?zhǔn)紻MA每128個(gè)數(shù)據(jù)包傳輸結(jié)束主機(jī)響應(yīng)一次中斷。鏈?zhǔn)紻MA啟動(dòng)和響應(yīng)頻率降為原來(lái)的1/128，從而提高了傳輸速度。

　　·節(jié)省硬件資源。如果希望用非鏈?zhǔn)紻MA可靠地傳輸一個(gè)大數(shù)據(jù)包，需要RAM的容量至少等于這個(gè)數(shù)據(jù)包的大小。例如非鏈?zhǔn)紻MA一次傳128×192字節(jié)的數(shù)據(jù)，則需要192K位的存儲(chǔ)容量。而鏈?zhǔn)紻MA可以把此數(shù)據(jù)包分成128次傳輸，僅使用1.5K位的存儲(chǔ)容量，節(jié)省RAM資源。

　　·靈活的地址管理。鏈?zhǔn)紻MA可以對(duì)每個(gè)數(shù)據(jù)包任意分配目標(biāo)地址，那么一次操作可以讀寫(xiě)一個(gè)從設(shè)備的多個(gè)地址空間，甚至多個(gè)從設(shè)備的多個(gè)地址空間。

　　2設(shè)計(jì)結(jié)果

　　用VHDL編寫(xiě)邏輯代碼，用ModelSim仿真，圖5是部分仿真波形：PCI的關(guān)鍵信號(hào)、DMA狀態(tài)機(jī)、DMA寄存器。這是鏈?zhǔn)紻MA啟動(dòng)寫(xiě)操作時(shí)的信號(hào)變化，數(shù)據(jù)包的大小是192字節(jié)，目標(biāo)基地址是0x40000104。

　　使用Altera公司的QuartusII對(duì)設(shè)計(jì)綜合，選用器件CycloneEP1C6Q240C8，綜合結(jié)果如表1所示。

　　最高時(shí)鐘頻率可以達(dá)到86.57MHz。綜合生成網(wǎng)表文件下載到FPGA，經(jīng)過(guò)實(shí)際測(cè)試，系統(tǒng)運(yùn)行正常。用邏輯分析儀測(cè)試PCI的關(guān)鍵信號(hào)，非鏈?zhǔn)紻MA和鏈?zhǔn)紻MA傳輸128個(gè)數(shù)據(jù)包的統(tǒng)計(jì)信息如表2所示。

　　鏈?zhǔn)紻MA的平均數(shù)據(jù)率達(dá)到44.4Mbps，幾乎是非鏈?zhǔn)紻MA的2倍，這主要得益于軟件響應(yīng)時(shí)間的縮短。因此，對(duì)于非鏈?zhǔn)紻MA，數(shù)據(jù)包越大數(shù)據(jù)率就越快；對(duì)于鏈?zhǔn)紻MA，在數(shù)據(jù)包大小固定的前提下，數(shù)據(jù)包個(gè)數(shù)越多，相對(duì)響應(yīng)時(shí)間會(huì)越少，數(shù)據(jù)率越快。