本文以16×16階浮點矩陣相乘為例，采用單精度浮點計算方式，結合2階高速矩陣運算電路對16階矩陣運算進行改進，其他高階矩陣運算可采用類推的方式完成。

　　3.1 高階矩陣運算分解

　　高階矩陣分解運算是通過分解大規模矩陣為許多子矩陣進行計算的方式，所以可將16×16階矩陣劃分為4個8×8階矩陣，實現2階矩陣相乘。16×16階矩陣相乘運算，可表達為式(1)：

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　　從式(1)的16階矩陣相乘運算，可知其需要8次8階浮點矩陣相乘和4次8階浮點矩陣相加運算。分析可得，在數據并行輸入輸出的情況下，相比較于16階矩陣IP核的運行方式，此種分解方式性能要高。主要由于IP核運行方式跨度長，在數據輸入時，需要經過16×16級存儲器，而本文設計的方式只需要8×8級存儲和4次并行的浮點相加運算，同時相比較于16階IP耗用存儲資源和浮點乘法單元數較少。

　　3.2 矩陣相乘硬件實現

　　采用Quartus10.1軟件設計16階單精度浮點矩陣相乘電路，使用VHDL語言[4]編寫，模塊由流水線數據輸入、矩陣相乘、鎖存器、浮點加法數選模塊4部分組成，設計框圖如圖5所示。

　　在流水線數據輸入部分，對數據data進行分割，當信號load為高電平時使能，同時進行數據的緩存和生成控制位，輸出的三位控制位(calcimatrix、loadaa、loadbb)控制著下一步矩陣相乘的運算，在loadaa與loadbb高電平交互之間的數據值取0，具有數據緩存和分割的作用。最后一個模塊需要進行8×8階矩陣的32位浮點加法運算，同時輸出數據有效電平，使用Altera altfp_add_sub IP 核實現單精度浮點加法器，可根據用戶的定制完成。對圖5的模塊加入幾個輸出結果，使用modelsim6.5進行仿真，可得16階矩陣運算仿真結果如圖6所示。

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　　從圖6可見loadaa、loadbb、calcimatrix三者的時序滿足浮點矩陣運算的時序圖，在前兩者數據加載后，即可獲得calcimatrix上升沿，進行矩陣相乘。輸出結果分為4個大組，各大組有8小組，每一小組由8個數據組成，具有較好的計算結果。

　　4 性能比較分析

　　4.1 性能比較

　　將第3節設計的16階矩陣相乘電路與Altera自身提供的IP核進行比較。同時以8階矩陣相乘為基，以第2節的方式設計4×4階數選實矩陣電路，套用于32×32階矩陣運算中，與Altera的IP核比較。IP核使用最高性能運行，同時以資源消耗、浮點操作數[5]、最高時鐘頻率、吞吐量作為比較準則，其中浮點操作數的計算表達式為：

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　　依據以上浮點操作數計算方式，使用Quartus10.1軟件進行編程，映射到Stratix III系列的器件中，可獲得相應的對比表如表1所示。

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　　從表1結果可見改進的浮點運算電路在ALM的資源占用減少了許多。原因為在矩陣規模增大時，只使用了8階浮點矩陣運算，浮點IP核中的乘加核數量不變，所以消耗的浮點相乘單元不變，同樣增添的浮點加法器也只消耗了不多的ALM資源。而對于改進的兩類矩陣相乘都只使用8階矩陣乘法，所以在乘法器和M9K存儲器這兩類邏輯單元的消耗不變。為了達到較好的性能，需要少量外圍存儲器處理數據的流動和浮點相加運算，但整體存儲器消耗降低。觀察吞吐量可知，套用的數選式矩陣相乘模塊，當階數增大時吞吐量降低，幅度明顯，而選擇2階數選矩陣具有乒乓結構，性能有所提升。同理適用于浮點操作數的情況。最后整個運算電路的最高時鐘頻率始終是提升的。與Altera公司的IP核比較，改進的16階浮點矩陣運算電路性能較好，而32階運算電路性能卻未達到要求。

　　對高階矩陣進一步分析，在32階運算電路的設計中，使用16階浮點矩陣為乘法運算部分，以2×2實矩陣運算電路為核心，能夠提升32階電路的運算性能。