片上系統 (SoC) 集成支持半導體行業的成功，以繼續實現其更好、更小和更快芯片的目標。多種工具用于電子系統的設計和驗證。驗證是最重要的方面之一，因為它證明了設計的功能正確性。使用 FPGA 來驗證 SoC 設計是一種強大的工具，并且正在成為半導體設計中非常重要的一部分。

傳統方法不足以完全驗證系統。進行動態時序分析是有充分理由的。EDA 供應商為基本仿真提供了充分支持低密度設備的解決方案。這些工具的功能不夠強大，無法達到當今設計人員所需的程度來進行調試和驗證，以滿足在大型 FPGA 中有效地滿足進度和調試的激烈競爭。

一些架構探索工具通過重用系統模型來測試基于實時和現實工作負載的時序、功率和功能，從而解決了與驗證相關的問題。它們解決了當前驗證解決方案中的眾多缺點。我們將討論解決每個特定問題以及如何解決每個問題。

當前 SoC 驗證背后的問題

隨著 SoC 尺寸和復雜性的增加，對更有效的驗證工具的需求不斷增長。過度競爭正在縮短上市時間。這使得設計人員很難在硬件中使用傳統的實現和測試設計方法。

功能仿真僅測試 RTL 設計的功能能力。他們本質上所做的是發送一組通用輸入，然后他們測試這些場景并確定它是否有效。它無法為系統其余部分的工作負載提供時間、功耗和響應。

靜態分析無法找到動態運行設計時可以看到的問題。時序分析方法也有各種缺點。在實際系統中，動態因素會導致 SoC 發生時序違規。它可以告訴用戶設計是否可以滿足設置以及是否滿足應用的時序約束。一個例子是對時間敏感的網絡路由器的設計，其中必須注意指定可以使用時隙的優先級。還必須注意使優先級數據包不使用分配給另一個時隙的資源。例如，控制數據幀的優先級為 3。在當前時隙中，A 類數據包開始使用資源。在傳輸 A 類幀時，下一個時隙開始，在這個新時隙內調度的數據包（控制數據幀）必須等到當前傳輸完成。靜態分析工具永遠無法發現這個問題。類似地，通過網絡中的公共交叉開關進行數據包路由，數據包最終可能會被丟棄。所以應該有適當的流量控制機制。靜態時序分析將無法發現這個問題。

另一種驗證方法是系統內測試。如果設計在板上工作并通過了測試套件，那么它就可以發布了。但是一些時間違規等問題可能不會立即出現，到那時，設計已經在客戶手中。

使用架構模擬器獲得準確性

為了描述這個新的系統驗證解決方案，我們使用了 Mirabilis Design 的名為 VisualSim Architect 的商業架構模擬器。架構模擬器傳統上用于系統規范驗證、權衡和架構覆蓋。新趨勢是通過將這些模擬器與 FPGA 板和仿真器集成來擴展這些模擬器的作用。SystemC 和 Verilog 模擬器提供了類似的方法，但它們的系統模型要么過于詳細，要么過于抽象。它們無法以能夠進行大規模測試的模擬性能準確捕捉系統場景。

邏輯功能或 IP 被視為圖形架構模型中的一個塊。大多數架構模擬器都有一個多樣化的組件庫，涵蓋了在 RTL 中實現的 ASIC 設計塊。該環境允許捕獲整個體系結構，從而允許用戶查看整個系統在做什么。該系統可以只是在一個芯片或完整的盒子或網絡內部。該架構包含有助于生成緩沖區占用、時序或功耗的必要細節。它還提供了有關在設計中更換模塊后整個系統的響應的信息。例如，如果內存塊被仿真器或 FPGA 取代，那么對系統的其余部分會有什么影響？

滿足時間期限對于任何設計的成功都是至關重要的。例如，一個模塊預計在 20 μs 內完成其仿真，但據觀察需要 20 ms 的時間。結果，系統的其余部分受到影響。這些細節被捕獲，用戶可以了解 FPGA 上每個實現的時序，相對于系統的其余部分。未能滿足時間期限也可能導致無法在其產品環境中使用所需的測試。

第二個有趣的特性是減少了使用測試芯片測試每個塊或 IP 的成本和時間。一個測試芯片可能需要 200,000 美元的 NRE，大約 200 到 300 美元的封裝和其他支持活動，以及 6 到 9 個月的測試。使用 VisualSim，用戶可以加載特定 IP 塊的 RTL，用該特定 FPGA 塊替換當前架構塊。C++ API 連接到特定的 FPGA 模塊。這有助于用戶保持相同的架構環境并概覽芯片或整個系統的活動。它包括性能、時間和延遲。

放在 FPGA 上的 IP 最終會進入產品。這表明用戶將在真實架構的上下文中測試 IP。它驗證 IP 是否將在系統中工作。此外，還會產生性能或功耗等附加信息。因此，它不僅限于驗證單個 IP，而是驗證整個 SoC，IP 位于該塊或 FPGA 中。

解決您的難題的解決方案

大多數工程師都有令人信服的理由拒絕進行時序仿真。一些主要問題是：

• 這很耗時。時間是任何設計成功的最關鍵因素之一。如果您從頭開始構建時序模型，則非常耗時。但這里的想法是在 VisualSim 環境中重用架構模型。它有兩個目的。可以通過更高的準確性和對現有、內部或購買的 IP 的更好評估來增強架構模型。這也有助于對代碼可用的 IP 進行時序分析，這就是為什么花費的時間非常短的原因。
• 需要大量內存和處理器能力才能進行驗證。設計師更喜歡基于組件的仿真，而不是大型設計的仿真。引入分而治之是因為單個 FPGA 板只能運行一小塊芯片。一個大型設計的仿真將消耗大量處理器功率、內存和 FPGA 容量。例如，要模擬一個完整的 SoC，用戶可能需要 2,000 個 FPGA。將這么多 FPGA 放在一塊板上并運行它非常困難。因此，分而治之的概念受到了大多數設計師的歡迎，他們希望每個部件在組裝后都能正常工作。當前的工具還有許多對驗證無用的底層細節，這會減慢整個設計的仿真速度。其次，“保持層次結構”解決方案允許設計保持其層次結構，即使它經歷了實現。它占據了處理器的每個部分，例如，并形成層次結構。但是大多數當前的工具都提供了一到兩級的層次結構。
  VisualSim 等架構建模環境可以對整個 SoC 或電路板進行建模。該環境測試所有功能并在很短的時間（一兩個小時）內完成，原因是它抽象了時鐘和信號并重用了架構塊，這使得模擬速度更快。FPGA 板只需要包含要測試的特定 IP。此外，模擬器每秒運行 8000 萬個事件，整個 SoC 每秒運行超過 40,000 條指令（不是周期）。此外，它可以在普通的 Linux 服務器上運行。因此，可以通過使用現成的系統將成本保持在較低水平。它還創建了 30 到 40 個層次結構。每個分層組件都可以是可重用的組件。該模型是由這些小的分層組件構建的。

• 無法從功能仿真中重用測試臺。必須創建新的測試平臺。環境正在重用架構模型。架構模型在同一模型中具有時序、功能和功率。它具有所有必需的統計信息，例如延遲、吞吐量、功耗、效率、服務效用、波形等。由于它具有所有詳細信息，因此可以輕松地在時序和功能上重復使用它。
• 調試設計原來是一件苦差事，因為整個網表都是扁平的，無法及時找出問題。環境有助于調試工作。它在測試環境方面提供了很多探針。此外，架構模型可用作比較 FPGA 板的輸出的參考。因此，查看哪個序列有錯誤變得容易得多。因此可以縮小錯誤范圍。
• 時序仿真顯示了最壞情況的數字。該設計有足夠的松弛度，無需擔心。諸如 VisualSim 之類的商業工具運行周期精確的模擬，已被證明可以以 90% 至 95% 的精度獲得時序，并以 85% 至 98% 的精度獲得功率。因此，即使是極高的吞吐量和時間期限設計也可以進行準確測試。
• 并非所有子模塊都在同一站點編碼。沒有辦法將在每個站點編碼的部分分開，因為這些部分的設計者將更好地理解設計以驗證它。整個架構都在 VisualSim 中捕獲。每個遠程團隊都可以用 VisualSim 中的完整系統模型替換他們的設計。這樣，每個團隊都可以獨立測試，多個團隊也可以聯合測試。

一些突出的好處：

• 降低測試成本和時間
• 多級層次結構
• 重用架構模型
• 可以對整個 SoC 或電路板進行建模
• 獨立測試
• 幫助調試工作

展望前景

重用架構模型可以節省大量時間。基于組件的仿真現在是一個古老的概念。在很短的時間內驗證整個 SoC 可以節省時間和成本。像 VisualSim 這樣的工具可以捕獲整個架構，允許用戶查看整個系統在做什么。性能、時序和延遲等附加信息可以讓用戶了解最終設計將如何工作。完成的模擬非常快，可能需要一到兩個小時的時間，而傳統方法可能需要數天才能驗證。

審核編輯：劉清