引言

Preface

隨著SoC設計規模呈指數級增長，芯片設計團隊原型驗證需求也變的越來越復雜。單通過增加系統容量的方式，還是會遇到諸多困難和挑戰。設計團隊需要有一個成熟的面向大規模SoC設計的高密原型驗證系統的軟硬件通用解決方案，來解決關鍵困難點的突破，降低項目風險。

本次國微思爾芯白皮書《高密原型驗證系統解決方案》主要分析了用戶在進行大規模SoC設計原型驗證過程中在全局時鐘及復位同步，大規模設計分割以及高速接口和先進Memory控制器IP驗證等方面遇到的困難，并提出了相應的解決方案來幫助用戶來克服這些困難。

三大核心問題

Main Point

大規模設計分割挑戰及解決方案

Partition

由于大規模復雜SoC設計規模龐大，把設計映射到多個FPGA組成的網絡（也稱設計分割）是大規模原型系統實現過程中必不可少的重要環節。然而大規模設計分割也給用戶的原型驗證帶來了不少的難題。

全局時鐘及復位方案挑戰及解決方案

Clock reset

全局時鐘和復位的解決方案是構建一個大規模復雜SoC原型驗證系統首先要考慮的問題。SoC原型驗證系統需要保證系統的全局時鐘和復位能夠同步的送到原型驗證系統的每一個FPGA節點，這是大規模SoC原型驗證系統能夠正常工作的先決條件。隨著用戶的SoC設計規模的增大，對原型驗證系統的全局時鐘和復位的同步方案的要求也會變得復雜。

高速接口和先進Memory控制器驗證方案

Speed bridge

大規模復雜SoC設計原型驗證時一些高速接口，如PCIe Gen3/Gen4接口，對應的PCIe控制器IP在FPGA里跑的速度都很低，無法對接外部實際PCIe主機或者設備。另外，一些先進的Memory控制器IP，如DDR5，LPDDR4/5，HBM2/3缺少FPGA 廠商提供的PHY解決方案，無法在FPGA原型驗證系統中運行起來。遇到這些棘手的問題，有些用戶甚至選擇放棄這些高速接口及Memory IP在原型驗證系統中的驗證，但也因此會給用戶的SoC設計原型驗證帶來風險。

原文標題：一文讀懂 I 如何解決高密原型驗證系統的三大核心問題？

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審核編輯：彭菁