開發板KC705設計中涉及到兩個時鐘域問題
Q1 背景： 軟件 vivado2018.2 開發板 KC705 設計中涉及到兩個時鐘域（外部提供的....
芯片RTL設計中如何做到低功耗設計
做芯片第一應該關注的是芯片的PPA（Performance， Power， Area），本篇淺顯的部....
Verilog中四個基礎的時序分析
下列 時序檢查語句 錯誤的是（） A. $setup（posedge clk， data， tSU）....
數字電路設計中跨時鐘域處理的亞穩態
數字電路設計中遇到跨時鐘域（Clock Domain Crossing, CDC）的電路時一般都需要....
示波器直連電腦波形讀取教程
最近在使用示波器測一些波形數據，需要保存記錄，以前通常是使用U盤的方式來存波形數據，然后拿到電腦端去....
SERDES的優勢 SERDES演變的看法
SERDES的優勢 引腳數量和通道優勢 SERDES最明顯的優勢是具備更少的引腳數量和線纜/通道數量....
基于ModelSim使用modelsim手動時序仿真教程
時序仿真與功能仿真的步驟大體相同，只不過中間需要添加仿真庫、網表（.vo）文件和延時（.sdo）文件....
為什么串行接口(以SERDES為代表)變得如此流行
盡管SERDES（SERializer/DESerializer）擁有十分復雜的設計和驗證過程，但已....
基于ModelSim使用四ModelSim手動仿真教程
4.1 新建仿真工程 在開始動手仿真之前，首先，我們需要創建一個文件夾用來放置我們的 ModelSi....
解析CPU究竟是怎么執行一條指令的？
【Linux 從頭學】是什么這兩年多以來，我的本職工作重心一直是在 x86 Linux 系統這一塊，....
Verilog HDL中定義的26個有關門級的關鍵字中常用的有哪些？
1、結構描述形式 從電路結構的角度來描述電路模塊，稱為結構描述形式。 Verilog HDL中定義了....
Verilog HDL提供了哪兩種類型的顯式時序控制
Verilog HDL提供了兩種類型的顯式時序控制：一種是延遲控制，即定義執行語句的延遲時間；另一種....
設計仿真時PUR和GSR的加入
仿真是我們在驗證邏輯功能的常用手段。通過仿真，我們可以提早發現一些隱含的邏輯Bug。仿真一般分為功能....
仿真的時候最主要的細節是啥？
仿真是我們在驗證邏輯功能的常用手段。通過仿真，我們可以提早發現一些隱含的邏輯Bug。仿真一般分為功能....
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