高性能時鐘分配利器：LTC6953深度解析

在電子設計領域，時鐘分配對于系統的穩定運行和性能表現至關重要。今天，我們就來深入探討一款高性能的時鐘分配芯片——LTC6953。

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一、產品概述

LTC6953是一款高性能、超低抖動的JESD204B/C時鐘分配IC。它擁有十一個輸出，這些輸出可以靈活配置，既可以作為多達五對JESD204B/C子類1設備時鐘/SYSREF對，再加上一個通用輸出；也能作為十一個通用時鐘輸出，適用于非JESD204B/C的應用場景。

1.1 關鍵特性

• 超低抖動：在4.5GHz時，積分帶寬為12kHz至20MHz的情況下，附加輸出抖動小于6fs RMS；采用ADC SNR方法測量時，附加輸出抖動為65fs RMS。如此低的抖動性能，能有效保證時鐘信號的穩定性和準確性，減少信號失真，提高系統的整體性能。
• 同步功能強大：支持EZSync?和ParallelSync?多芯片同步協議，方便實現多個芯片之間的時鐘同步，確保系統中各個模塊的時鐘信號保持一致，避免因時鐘不同步而導致的數據傳輸錯誤或系統故障。
• 輸出靈活：十一個獨立的低噪聲輸出，每個輸出都具備可編程的粗數字延遲和精細模擬延遲功能。用戶可以根據實際需求，對每個輸出的頻率和相位進行精確調整，以滿足不同設備的時鐘要求。同時，這些輸出既可以作為設備時鐘，也可以作為SYSREF信號，大大增強了芯片的通用性。
• 軟件支持：提供LTC6952Wizard軟件設計工具，幫助工程師更方便地進行芯片配置和參數設置，提高設計效率。
• 寬溫度范圍：工作結溫范圍為 -40°C至125°C，能夠適應各種惡劣的工作環境，保證芯片在不同溫度條件下的穩定運行。

1.2 應用領域

• 高性能數據轉換器時鐘：在數據采集和處理系統中，為ADC和DAC提供精確的時鐘信號，確保數據轉換的準確性和高速性。
• 無線基礎設施：用于無線通信基站等設備，為射頻模塊提供穩定的時鐘源，保證信號的準確傳輸和接收。
• 測試和測量：在測試儀器中，提供高精度的時鐘信號，確保測量結果的準確性和可靠性。

二、技術細節剖析

2.1 輸入緩沖

LTC6953的輸入緩沖提供了靈活的接口，可連接差分或單端頻率源。輸入為自偏置，對于使用外部VCO/VCXO/VCSOs的應用，建議采用交流耦合方式；同時，輸入也可以由LVPECL、CML或其他符合輸入指定共模范圍的驅動器進行直流耦合驅動。輸入緩沖的最大輸入頻率為4.5GHz，最大幅度為1.6VP - P，并且要求輸入信號低噪聲，擺率至少為100V/μs。當輸入擺率小于2V/ns時，啟用輸入緩沖內的內部寬帶噪聲濾波電路（通過設置串行端口寄存器h02中的配置位FILTV）可以獲得更好的相位噪聲性能；但當輸入擺率大于2V/ns時，設置FILTV = 1會降低整體PLL相位噪聲性能。

2.2 輸出分頻器

十一個獨立且相同的輸出分頻器直接由輸入緩沖驅動，通過將輸入頻率 (f{IN}) 除以分頻值 (Mx)，產生占空比為50%的輸出信號，頻率為 (f{OUTx})。 (Mx) 的值由MPx[4:0]和MDx[2:0]位通過公式 (Mx = (MPx + 1) cdot 2^{MDx}) 設定。為保證正常運行，當 (Mx) 小于或等于32時，MDx必須為0。此外，通過調整對應的PDx[1:0]位，可以對任意分頻器進行靜音或斷電操作，以節省電流。

2.3 數字和模擬輸出延遲

• 數字輸出延遲（DDEL0 - DDEL10）：每個輸出分頻器可以在同步事件后，將輸出的起始時間延遲整數倍的輸入周期的1/2。數字延遲值被編程到DDELx[11:0]位中，取值范圍為0到4095。只有當同步位SRQENx設置為“1”時，數字延遲才會啟用，并且任何對輸出數字延遲的更改都要在同步后才會生效。數字延遲不會降低時鐘抖動性能，在需要精確控制輸出相位的應用中非常有用。
• 模擬輸出延遲（ADEL0 - ADEL10）：每個輸出都具有精細的模擬延遲功能，通過ADELx[5:0]位可以小步長地進一步調整輸出延遲時間（tADELX）。對于輸出頻率小于300MHz的情況，絕對時間延遲范圍為0到1.1ns；高于300MHz時，時間延遲與頻率相關，ADELx的有效范圍會根據輸出頻率范圍相應減小。需要注意的是，在設備時鐘上使用模擬延遲會降低抖動性能，因此應盡量使用數字延遲；模擬延遲在調整SYSREF與設備時鐘的建立和保持時間方面非常有效。

2.4 輸出同步和SYSREF生成

LTC6953具備強大的同步和SYSREF生成功能。同步和SYSREF請求可以通過軟件信號（寄存器h0B中的位SSRQ）或EZS_SRQ±引腳的電壓信號來實現。同步的目的是將單個或多個LTC6953（或其他兼容的ADI時鐘部件）的所有輸出分頻器調整到已知的相位關系。在初始上電、上電復位（POR）或更改輸出分頻值后，輸出需要進行同步。同步時，將寄存器h0B中的SRQMD位設置為“0”，通過將EZS_SRQ輸入驅動到高電平或向SSRQ位寫入“1”來啟動同步。對于SRQENx位設置為“1”的輸出，輸出分頻器將在內部定時延遲大于100μs后停止運行并返回邏輯“0”狀態，EZS_SRQ輸入狀態或SSRQ位必須保持高電平至少1ms。當EZS_SRQ輸入驅動回低電平或向SSRQ位寫入“0”時，同步的內部分頻器將在初始延遲后啟動，具有DDELx ≠ 0的輸出將額外延遲DDELx/2個輸入周期。

SYSREF生成方面，LTC6953支持JESD204B/C規范中描述的三種不同的SYSREF生成方法：自由運行、由SYSREF請求信號門控開/關、在SYSREF請求信號上升沿后輸出一、二、四或八個SYSREF脈沖。這些模式由每個輸出的可編程MODEx位定義。要生成SYSREF脈沖，必須將SRQMD位設置為“1”，并且MPx必須大于0。

2.5 多芯片同步和SYSREF生成

對于需要超過十一個時鐘輸出的應用，LTC6953和其配套芯片LTC6952支持兩種多芯片同步和SYSREF生成方法：EZSync多芯片和ParallelSync。同步配置由EZMD和PARSYNC位（僅在LTC6952上）確定。

• EZSync多芯片：兼容設備級聯在一起，控制器設備的時鐘輸出驅動一到十一個跟隨器設備的輸入。該協議由于對SYNC信號的時序約束寬松，便于所有設備的同步。在JESD204B/C應用中，可能需要對SYSREF請求進行重新定時，以確保所有跟隨器的SYSREF信號同時啟動和停止。
• ParallelSync：多個ParallelSync兼容設備與共享的分布式REF信號并聯連接。并行連接的優點是抖動性能更好，因為時鐘信號不會通過兩個或多個級聯設備傳播。但同步需要更嚴格地控制SYNC和SYSREF請求（SRQ）信號的時序，以確保所有連接設備的SYNC/SRQ邊緣落在同一REF周期內。

2.6 串行端口

SPI兼容的串行端口提供控制和監控功能，可配置的狀態輸出STAT提供額外的即時監控。通信序列由CS、SCLK、SDI和SDO組成，數據傳輸時，串行總線主設備先將 (overline{CS}) 拉低以啟用LTC6953的端口，輸入數據在SCLK的上升沿被時鐘同步，所有傳輸均為MSB優先，通信突發在串行總線主設備將CS拉高時終止。數據讀取通過SDO進行，SDO在CS為高電平或未從芯片讀取數據時為三態（Hi - Z）。

三、應用設計實例

3.1 JESD204B/C EZSync獨立設計實例

假設一個系統包含兩個JESD204B/C模數轉換器（ADC）、兩個JESD204B/C數模轉換器（DAC）和一個JESD204B/C兼容的FPGA。所有數據轉換器和FPGA都需要JESD204B/C子類1設備時鐘和SYSREF，FPGA還需要一個額外的管理時鐘，且ADC需要總RMS抖動小于100fs的低噪聲時鐘。總共有十一個獨立信號需要生成，輸入頻率為4000MHz。 設計步驟如下：

1. 確定輸出模式：根據每個輸出的用途，使用MODEx位將輸出編程為時鐘、SYSREF或SYNC/SRQ直通輸出，同時通過SRQENx位控制輸出是否忽略SYNC和SYSREF請求。
2. 確定輸出分頻器值：根據所需的輸出頻率，使用公式 (f{OUTx}=frac{f{IN}}{Mx}) 計算輸出分頻器值 (Mx)。
3. 確定輸出數字延遲值：通過延遲所有JESD204B/C設備時鐘半個最慢JESD204B/C設備時鐘周期，確定所需的SYSREF有效時鐘邊緣，然后為每個設備時鐘/SYSREF對計算SYSREF延遲。
4. 編程IC：根據計算得到的輸出分頻器值、輸出延遲和其他設置，對LTC6953的寄存器進行編程。
5. 同步輸出：通過設置SSRQ位為“1”并保持EZS_SRQ±引腳低電平來啟動同步，等待至少1ms后將SSRQ設置為“0”，完成同步。
6. 低功耗模式（可選）：將SYSREF輸出設置為低功耗模式，直到下一個SYSREF請求。
7. SYSREF請求：將SRQMD設置為“1”，將SYSREF輸出PDx位寫為“0”以退出低功耗模式，等待50μs后發送SYSREF請求，等待至少1ms后將SSRQ設置為“0”。
8. 返回低功耗模式（可選）：將SRQMD設置為“0”，將SYSREF輸出PDx位設置為“2”，以節省功耗。

3.2 JESD204B/C EZSync多芯片設計實例

當系統包含四個JESD204B/C ADC、四個JESD204B/C DAC和一個JESD204B/C兼容的FPGA時，總共需要生成十九個獨立信號。根據系統要求和流程圖，選擇使用EZSync多芯片協議和請求直通拓撲，使用一個控制器和一個跟隨器芯片。 設計步驟與獨立設計實例類似，但在確定輸出數字延遲值時，需要考慮控制器輸出與跟隨器輸出之間的延遲偏移。此外，在同步過程中，需要通過控制器的SSRQ位或EZS_SRQ±引腳來啟動同步。

3.3 JESD204B/C ParallelSync設計實例

對于包含八個JESD204B/C ADC和一個JESD204B/C兼容的FPGA的系統，需要生成十九個獨立信號。根據系統要求，選擇使用ParallelSync多芯片協議和LTC6953參考分配拓撲，使用一個LTC6953作為參考分配芯片，兩個LTC6952并聯生成時鐘。由于大部分設計工作涉及LTC6952，具體編程可參考LTC6952的數據手冊。

四、PCB布局和電源旁路指南

在進行PCB布局時，必須注意最小化電源去耦和接地電感。所有電源 (V^{+}) 引腳應使用0.01μF或0.1μF的陶瓷電容直接旁路到接地平面，且盡可能靠近引腳。所有接地連接（包括電源去耦電容）應使用多個過孔連接到接地平面。芯片封裝的暴露焊盤是接地連接，必須直接焊接到PCB焊盤，PCB焊盤圖案應具有多個熱過孔連接到接地平面，以實現低接地電感和低熱阻。

五、總結

LTC6953以其超低抖動、強大的同步功能和靈活的輸出配置，成為高性能時鐘分配的理想選擇。無論是在高性能數據轉換器、無線基礎設施還是測試和測量等領域，都能發揮重要作用。通過合理的設計和配置，結合其豐富的功能特性，工程師可以實現穩定、高效的時鐘分配解決方案。同時，在實際應用中，要充分考慮PCB布局和電源旁路等因素，以確保芯片的性能得到充分發揮。你在使用LTC6953的過程中遇到過哪些挑戰呢？歡迎在評論區分享你的經驗和見解。