CDCE(L)913：靈活低功耗LVCMOS時鐘發(fā)生器深度解析

在電子設(shè)計領(lǐng)域，時鐘發(fā)生器是確保系統(tǒng)穩(wěn)定運行的關(guān)鍵組件。今天要給大家詳細介紹的是德州儀器（TI）的CDCE913和CDCEL913，這兩款靈活低功耗LVCMOS時鐘發(fā)生器具備SSC功能，能有效降低電磁干擾（EMI），在眾多應(yīng)用場景中發(fā)揮著重要作用。

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一、產(chǎn)品特性亮點

1. 豐富的產(chǎn)品線家族

CDCE(L)913屬于可編程時鐘發(fā)生器家族，該家族還有不同PLL和輸出數(shù)量的成員。例如CDCE913/CDCEL913是1 - PLL、3輸出，CDCE925/CDCEL925是2 - PLL、5輸出等。這種多樣化的選擇能滿足不同項目對時鐘輸出數(shù)量和PLL數(shù)量的需求。

2. 靈活的編程與存儲

具備系統(tǒng)內(nèi)可編程性，有串行可編程易失性寄存器，同時還有非易失性EEPROM可存儲用戶設(shè)置。這意味著我們可以根據(jù)實際應(yīng)用需求對設(shè)備進行靈活配置，并且即使斷電，設(shè)置也能得以保留。

3. 多樣的輸入時鐘方式

支持多種輸入時鐘概念，外部晶體輸入范圍為8MHz到32MHz，片上VCXO的拉范圍可達±150ppm，還能接受單端LVCMOS輸入，最高可達160MHz。這種靈活性使得它能適配不同的時鐘源，方便我們進行設(shè)計。

4. 低噪聲與高精度

擁有低噪聲PLL核心，PLL環(huán)路濾波器組件集成在芯片內(nèi)，典型周期抖動僅50ps。它能產(chǎn)生高精度時鐘，適用于視頻、音頻、USB、IEEE1394、RFID、藍牙、WLAN、以太網(wǎng)和GPS等多種應(yīng)用場景，還能生成與TI - DaVinci?、OMAP?、DSPs常用的時鐘頻率。

5. 靈活的輸出與控制

輸出供電引腳分開，CDCE913支持3.3V和2.5V，CDCEL913支持1.8V。還有三個用戶可定義的控制輸入（S0/S1/S2），可用于SSC選擇、頻率切換、輸出使能或電源關(guān)斷等功能。

6. 其他特性

采用1.8V設(shè)備電源供電，工作溫度范圍寬達 - 40°C到85°C，封裝為TSSOP，并且有開發(fā)和編程套件（TI Pro - Clock?），方便進行PLL設(shè)計和編程。

二、應(yīng)用場景廣泛

CDCE(L)913在多個領(lǐng)域都有出色的表現(xiàn)，常見應(yīng)用包括數(shù)字電視（D - TVs）、機頂盒（STBs）、IP - STBs、DVD播放器、DVD錄像機、打印機等。這些應(yīng)用場景對時鐘的穩(wěn)定性和精度要求較高，而CDCE(L)913正好能滿足這些需求。

三、詳細功能剖析

1. 基本功能概述

CDCE913和CDCEL913是基于模塊化PLL的低成本、高性能可編程時鐘合成器。它們能從單個輸入頻率生成最多三個輸出時鐘，每個輸出都可通過集成的可配置PLL在系統(tǒng)內(nèi)編程，實現(xiàn)最高230MHz的任意時鐘頻率。輸出供電引腳（(V_{DDOUT})）方面，CDCEL913為1.8V，CDCE913為2.5V到3.3V。輸入可接受外部晶體或LVCMOS時鐘信號，若使用外部晶體，片上負載電容在大多數(shù)應(yīng)用中已足夠，其值可在0到20pF之間編程。片上VCXO還能使輸出頻率與外部控制信號同步。

2. 控制終端配置

設(shè)備有三個用戶可定義的控制終端（S0、S1、S2），可用于控制多種功能。比如進行擴頻時鐘（SSC）選擇（包括擴散類型和擴散量）、頻率選擇（在兩個用戶定義的頻率之間切換）、輸出狀態(tài)選擇（如輸出配置和電源關(guān)斷控制）等。S1/SDA和S2/SCL是雙功能引腳，默認作為SDA/SCL用于串行編程接口，也可通過設(shè)置EEPROM將其編程為控制引腳（S1/S2）。不過一旦設(shè)置為控制引腳，串行編程接口就不可用了，但當(dāng)(V_{DDOUT})強制接地時，S1和S2會臨時作為串行編程引腳（SDA/SCL）。S0則僅作為控制引腳。

3. 默認設(shè)備配置

內(nèi)部EEPROM預(yù)配置了工廠默認配置，輸入頻率默認直接通過輸出。這種預(yù)配置使得設(shè)備在無需額外編程步驟的情況下就能以默認模式運行，直到用戶將其重新編程為不同的應(yīng)用配置。在默認配置下，控制終端寄存器只有前兩個設(shè)置（0和1）可通過S0選擇，因為S1和S2在默認模式下被配置為編程引腳。

4. SDA/SCL串行接口

CDCE913和CDCEL913作為2線串行SDA/SCL總線的目標(biāo)設(shè)備，兼容流行的SMBus或(I^{2}C)規(guī)范，支持標(biāo)準(zhǔn)模式傳輸（最高100kbps）和快速模式傳輸（最高400kbps），并支持7位尋址。通過這個接口，我們可以對設(shè)備進行編程和配置。

5. 數(shù)據(jù)協(xié)議

支持字節(jié)寫入、字節(jié)讀取、塊寫入和塊讀取操作。字節(jié)寫入后會立即寫入內(nèi)部寄存器并生效，無論這是字節(jié)寫入還是塊寫入序列。如果啟動EEPROM寫入周期，內(nèi)部寄存器會被寫入EEPROM，在編程序列中也可進行數(shù)據(jù)讀取。在開始EEPROM編程前，需將CLKIN拉低，并在編程期間保持低電平，直到EEPIP讀回為0后才能再次寫入設(shè)備寄存器。

四、電氣與性能參數(shù)

1. 絕對最大額定值

在使用時，我們需要注意設(shè)備的絕對最大額定值，如電源電壓（(V{DD})）、輸出時鐘電源電壓（(V{DDOUT})）、輸入電壓（(V{I})）、輸出電壓（(V{O})）等的范圍。超出絕對最大額定值可能會導(dǎo)致設(shè)備永久損壞，即使在絕對最大額定值范圍內(nèi)但超出推薦工作條件使用，設(shè)備也可能無法完全正常工作，影響其可靠性、功能和性能，縮短設(shè)備壽命。

2. ESD額定值

該設(shè)備的人體模型（HBM）靜電放電額定值為 + 2000V，帶電設(shè)備模型（CDM）為±1500V。在處理和安裝集成電路時，需采取適當(dāng)?shù)撵o電防護措施，因為ESD損壞可能會導(dǎo)致設(shè)備性能下降甚至完全失效。

3. 推薦工作條件

包括設(shè)備電源電壓、輸出電壓、輸入電壓閾值、輸出電流、輸出負載、工作溫度范圍等參數(shù)。按照推薦工作條件使用設(shè)備，能確保其性能和可靠性。例如，設(shè)備的工作溫度范圍為 - 40°C到85°C，在這個范圍內(nèi)使用能保證設(shè)備穩(wěn)定運行。

4. 熱信息

了解設(shè)備的熱性能參數(shù)，如結(jié)到環(huán)境的熱阻（(R{theta JA})）、結(jié)到外殼（頂部）的熱阻（(R{theta JC(top)})）、結(jié)到電路板的熱阻（(R_{theta JB})）等，有助于我們進行散熱設(shè)計，確保設(shè)備在工作過程中不會因過熱而影響性能。

5. 電氣特性

涵蓋了供電電流、輸出電流、功率關(guān)斷電流、VCO頻率范圍、LVCMOS輸出頻率等參數(shù)。例如，在所有輸出關(guān)閉、(f{CLX}=27 MHz)、(f{VCO}=135 MHz)、(f_{OUT}= 27 MHz)且所有PLL開啟的情況下，供電電流典型值為11mA。這些參數(shù)能幫助我們評估設(shè)備在不同工作條件下的功耗和性能。

6. EEPROM規(guī)格

EEPROM的編程周期典型值為1000次，數(shù)據(jù)保留時間為10年。這為我們使用EEPROM存儲設(shè)備配置提供了參考。

7. 時序要求

包括CLK_IN和SDA/SCL的時序要求。例如，CLK_IN在PLL旁路模式下的輸入頻率范圍為0到160MHz，在PLL模式下為8到160MHz；SCL時鐘頻率在標(biāo)準(zhǔn)模式下為0到100kHz，在快速模式下為0到400kHz。遵循這些時序要求是確保設(shè)備正常通信和工作的關(guān)鍵。

五、應(yīng)用與設(shè)計要點

1. 典型應(yīng)用示例

以音頻/視頻應(yīng)用為例，使用CDCEL913搭配1.8V單電源。在這個應(yīng)用中，CDCEL913能為音頻和視頻提供穩(wěn)定的時鐘信號，確保音頻和視頻的質(zhì)量。

2. 設(shè)計要求與詳細步驟

（1）擴頻時鐘（SSC）

SSC是一種將發(fā)射能量分散到更大帶寬的方法，能有效降低時鐘分配網(wǎng)絡(luò)的發(fā)射電平，從而減少電磁干擾（EMI）。CDCE913支持多種SSC控制參數(shù)，如調(diào)制量（%）、調(diào)制頻率（>20kHz）、調(diào)制形狀（三角形、Hershey形等）以及中心擴散/向下擴散（±或 - ）。

（2）PLL頻率規(guī)劃

根據(jù)輸入頻率（(f{IN})），可使用公式(f{OUT }=frac{f{IN}}{P d i v} × frac{N}{M})計算輸出頻率（(f{OUT })），使用公式(f{VCO}=f{IN} × frac{N}{M})計算每個PLL的目標(biāo)VCO頻率（(f_{vco})）。其中，M（1到511）和N（1到4095）是PLL的乘數(shù)/除數(shù)值，Pdiv（1到127）是輸出除數(shù)。

（3）晶體振蕩器啟動

當(dāng)CDCE913或CDCEL913用作晶體緩沖器時，晶體振蕩器的啟動時間通常比內(nèi)部PLL鎖定時間長。例如，對于27MHz晶體輸入和8pF負載，晶體啟動時間約為250μs，而PLL鎖定時間約為10μs。

（4）頻率調(diào)整

可通過VCXO控制輸入(V_{Ctrl})調(diào)整頻率。若使用PWM調(diào)制信號作為VCXO的控制信號，則需要外部濾波器。

（5）未使用的輸入/輸出處理

若不需要VCXO拉動功能，(V_{Ctrl})應(yīng)懸空，其他未使用的輸入應(yīng)接地，未使用的輸出應(yīng)懸空。若某個輸出塊未使用，建議禁用該塊，但仍需為第二個輸出塊提供電源。

（6）XO和VCXO模式切換

從XO模式切換到VCXO模式時，為使輸出頻率居中為0ppm，可按以下步驟操作：先在XO模式下將(V{ctrl})設(shè)置為(V{dd}/2)，然后切換到VCXO模式，最后編程內(nèi)部電容器以獲得輸出為0ppm的頻率。

3. 電源供應(yīng)建議

使用外部參考時鐘時，應(yīng)先驅(qū)動XIN/CLK，再使(V{DD})上升，以避免輸出不穩(wěn)定。若先施加(V{DDOUT})，建議將(V{DD})拉低至(V{DDOUT})上升。因為當(dāng)(V{DD})懸空而(V{DDOUT})供電時，(V_{DDOUT})可能會有大電流流過。

4. 布局要點

（1）布局指南

當(dāng)CDCE913用作晶體緩沖器時，晶體周圍的寄生參數(shù)會影響VCXO的拉范圍。因此，晶體應(yīng)盡量靠近設(shè)備放置，并且從晶體端子到XIN和XOUT的布線長度應(yīng)相同。同時，應(yīng)在晶體及其布線區(qū)域下方切割接地平面和電源平面，避免在此區(qū)域布線其他信號線，以減少噪聲耦合。對于某些晶體，可能需要額外的離散電容器來滿足負載電容規(guī)格。

（2）布局示例

布局示例展示了推薦的電源旁路電容器放置方式。對于元件側(cè)安裝，建議使用0402尺寸的電容器，以方便信號布線。旁路電容器與設(shè)備電源的連接應(yīng)盡量短，電容器的另一側(cè)應(yīng)通過低阻抗連接接地平面。

六、寄存器映射與編程

1. SDA/SCL配置寄存器

設(shè)備的時鐘輸入、控制引腳、PLL和輸出級都可通過SDA/SCL總線進行用戶配置。相關(guān)寄存器包括通用配置寄存器和PLL1配置寄存器。用戶可以預(yù)定義最多八個不同的控制設(shè)置，并通過外部控制引腳（S0、S1、S2）進行選擇。

2. 編程相關(guān)

TI Pro - Clock?軟件可幫助用戶快速進行所有設(shè)置，并自動計算出優(yōu)化性能和最低抖動的值。通過該軟件，我們能更高效地完成設(shè)備的編程和配置工作。

七、總結(jié)

CDCE(L)913時鐘發(fā)生器憑借其豐富的特性、廣泛的應(yīng)用場景和靈活的設(shè)計，為電子工程師提供了一個強大的解決方案。在實際設(shè)計過程中，我們需要充分了解其各項參數(shù)和特性，遵循設(shè)計要點和布局指南，合理進行編程和配置，以確保設(shè)備在系統(tǒng)中穩(wěn)定可靠地運行。希望本文能對大家在使用CDCE(L)913進行設(shè)計時有所幫助，大家在實際應(yīng)用中遇到任何問題，歡迎在評論區(qū)交流討論。