CDCE(L)925：靈活低功耗LVCMOS時鐘發生器的技術剖析

引言

在當今電子設備高度集成化和高速化的背景下，時鐘發生器作為關鍵的基礎部件，其性能和靈活性直接影響著整個系統的穩定性和功能實現。CDCE(L)925作為一款低功耗、高性能的可編程時鐘發生器，憑借其豐富的功能和良好的性能表現，在眾多領域得到了廣泛應用。本文將深入剖析CDCE(L)925的特點、功能、應用以及相關設計要點，希望能為電子工程師們在實際設計中提供有價值的參考。

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產品概述

CDCE925和CDCEL925屬于可編程時鐘發生器家族，它們能夠從單個輸入頻率生成多達五個輸出時鐘。CDCE925支持3.3V和2.5V的輸出電源，而CDCEL925則采用1.8V的輸出電源，以滿足不同應用場景的需求。其輸入可以接受外部晶體或LVCMOS時鐘信號，具有出色的靈活性。同時，這些器件具有低噪聲PLL核心，能夠有效減少時鐘信號的抖動，為系統提供穩定的時鐘源。

核心特性亮點

1. 豐富的輸出配置：CDCE(L)925屬于可編程時鐘發生器家族的一員，提供了多種不同的PLL和輸出配置選項。CDCEx913是1PLL、3輸出，CDCEx925有2PLL、5輸出以及3PLL、7輸出等不同版本，而CDCEx949更是達到了4PLL、9輸出。這種多樣化的配置可以滿足不同系統對時鐘輸出數量和功能的需求。
2. 可編程性強：具備系統內可編程性和EEPROM存儲功能。其支持通過串行可編程的易失性寄存器進行配置，同時還能利用非易失性EEPROM存儲客戶設置，方便在不同應用場景下快速調整和保存配置。而且每個輸出都能在系統內編程設置為高達230MHz的任意時鐘頻率，使用起來非常靈活。
3. 靈活的輸入時鐘接口：輸入時鐘設計十分靈活，支持多種輸入方式。可使用外部晶體，晶體頻率范圍為8MHz至32MHz；還集成了片上VCXO，其拉動范圍可達±150ppm；也能接受單端LVCMOS高達160MHz的時鐘信號。
4. 低噪聲與高精度：采用低噪聲PLL核心，PLL環路濾波器組件集成在芯片內部，能夠有效降低時鐘信號的抖動。典型的周期抖動僅為60ps，為系統提供高精度的時鐘信號，確保系統的穩定運行。
5. 獨立輸出電源引腳：不同型號的器件具有獨立的輸出電源引腳，CDCE925提供3.3V和2.5V的輸出電源選項，而CDCEL925則采用1.8V輸出電源，滿足了不同電平要求的應用場景。
6. 靈活的時鐘驅動控制：配備三個用戶可定義的控制輸入（S0/S1/S2），可以用于選擇擴展頻譜時鐘（SSC）、進行頻率切換、啟用輸出或執行電源管理等操作，方便用戶根據實際需求對時鐘輸出進行靈活控制。
7. 多領域應用支持：能夠為視頻、音頻、USB、IEEE1394、RFID、藍牙、WLAN、以太網和GPS等多種應用生成高精度時鐘。同時，還能生成與TI的DaVinci、OMAP、DSPs等處理器配合使用的常用時鐘頻率，具有廣泛的適用性。
8. 低功耗與寬溫度范圍：采用1.8V的器件電源供電，功耗較低。并且能夠在-40°C至85°C的寬溫度范圍內穩定工作，適應不同的工作環境。

引腳配置與功能

CDCE(L)925采用16引腳的TSSOP封裝，其引腳配置涵蓋了電源、輸入、輸出和控制等多個方面。以下是一些關鍵引腳的功能介紹：

通過對這些引腳的合理配置和使用，可以實現對CDCE(L)925的各種功能控制和時鐘輸出。

規格參數詳解

絕對最大額定值

在實際設計中，必須嚴格遵守器件的絕對最大額定值，以避免對器件造成永久性損壞。例如，電源電壓VDD的范圍為 -0.5V至2.5V，輸入電壓VI和輸出電壓VO的范圍為 -0.5V至VDD + 0.5V等。超出這些額定值可能導致器件無法正常工作，甚至損壞。

ESD 額定值

該器件具有一定的靜電放電（ESD）防護能力，人體模型（HBM）的ESD額定值為±2000V，充電器件模型（CDM）的ESD額定值為±1500V。在使用和處理器件時，需要采取適當的防靜電措施，以防止ESD對器件造成損害。

推薦工作條件

為了確保器件性能的穩定和可靠，需要在推薦的工作條件下使用。例如，器件的電源電壓VDD推薦為1.7V至1.9V，輸出電源電壓VDDOUT對于CDCE925為2.3V至3.6V，對于CDCEL925為1.7V至1.9V。同時，輸入電壓、輸出電流、負載電容等參數也都有相應的推薦范圍。在實際應用中，應盡量使器件工作在這些推薦條件下。

電氣特性

器件的電氣特性包括電源電流、輸出電壓、抖動、偏斜等參數。了解這些特性有助于評估器件在不同工作條件下的性能表現。例如，在所有輸出關閉、CLK頻率為27MHz、VCO頻率為135MHz、輸出頻率為27MHz且所有PLL開啟的情況下，電源電流IDD典型值為20mA；而在無負載、所有輸出開啟、輸出頻率為27MHz時，CDCE925的輸出電源電流IDDOUT（VDDOUT = 3.3V）為2mA，CDCEL925的輸出電源電流IDDOUT（VDDOUT = 1.8V）為1mA。

EEPROM 規格

EEPROM 用于存儲用戶的配置信息，其編程周期可達100至1000次，數據保留時間長達10年。這使得用戶可以方便地對器件進行個性化配置，并長期保存這些配置信息。

時序要求

對于CLK輸入和SDA/SCL總線，都有相應的時序要求。例如，CLK輸入的頻率范圍在PLL旁路模式下為0至160MHz，在PLL模式下為8至160MHz；SCL時鐘頻率在標準模式下為0至100kHz，在快速模式下為0至400kHz等。在設計系統時，必須確保輸入信號的時序符合這些要求，以保證器件的正常通信和工作。

詳細功能描述

整體架構與工作原理

CDCE(L)925基于模塊化的PLL架構，通過內部的PLL對輸入時鐘信號進行處理，生成所需的輸出時鐘信號。其內部的PLL支持擴展頻譜時鐘（SSC）技術，通過中心擴展或向下擴展時鐘的方式，有效減少電磁干擾（EMI）。同時，根據PLL頻率和分頻器設置，內部環路濾波器組件會自動調整，以實現高穩定性和優化的抖動傳輸特性。

控制終端設置

器件具有三個用戶可定義的控制終端（S0、S1和S2），可以對其進行編程，實現多種控制功能。例如，可以用于選擇SSC的類型和幅度、在兩個用戶定義的頻率之間進行切換、控制輸出狀態（如輸出配置和電源管理）等。用戶最多可以預定義八種不同的控制設置，通過這些設置可以方便地對器件的工作狀態進行靈活調整。

默認設備設置

器件的內部EEPROM預先配置為默認設置，在默認情況下，輸入頻率會直接通過輸出。這樣可以使器件在無需額外編程的情況下即可開始工作。用戶可以通過串行SDA/SCL接口對器件進行重新編程，以滿足不同的應用需求。

SDA/SCL 串行接口

CDCE(L)925作為一個從屬設備，通過2線串行SDA/SCL總線進行通信，與SMBus或I2C規范兼容。它支持標準模式（最高100kbps）和快速模式（最高400kbps）的傳輸，并支持7位尋址。SDA/S1和SCL/S2引腳具有雙重功能，在默認配置下作為SDA/SCL串行編程接口使用，也可以通過更改EEPROM的設置將其重新配置為通用控制引腳。

數據協議

器件支持字節寫入、字節讀取、塊寫入和塊讀取等操作。在字節寫入和讀取操作中，系統控制器可以單獨訪問指定的字節；在塊寫入和讀取操作中，字節會按照從低到高的順序依次訪問，并且可以在任意完整字節傳輸完成后停止。在進行EEPROM寫入周期時，需要注意相關的操作順序和狀態監測，確保數據正確寫入。

設備功能模式

SDA/SCL 硬件接口

多個器件可以連接到SDA/SCL串行接口總線上，但如果連接的器件較多，可能需要降低總線速度（最高為400kHz）。上拉電阻（RP）的選擇需要根據電源電壓、總線電容和連接的器件數量來確定，推薦值為4.7kΩ，以滿足輸出級在VOLmax = 0.4V時至少3mA的吸收電流要求。

編程方法

通過特定的命令代碼和協議，可以對器件進行編程設置。例如，通過設置命令代碼的不同位來區分塊讀取/寫入操作和字節讀取/寫入操作，并指定相應的字節偏移量。TI還提供了Pro - Clock軟件，方便用戶快速進行所有設置，并自動計算出優化性能和最低抖動所需的值。

應用與設計要點

典型應用場景

CDCE(L)925在許多領域都有廣泛的應用，例如在D - TVs、STBs、IP - STBs、DVD播放器和記錄器、打印機等設備中，它可以為這些設備提供穩定的時鐘信號，確保設備的正常運行。在千兆以太網交換機應用中，它可以替代晶體和晶體振蕩器，減少設備的體積和成本，提高系統的集成度。

設計要求與步驟

擴展頻譜時鐘（SSC）設計

SSC技術可以將發射能量分散到更寬的帶寬上，從而降低時鐘分配網絡的發射電平，減少電磁干擾。在設計時，需要考慮調制幅度（%）、調制頻率（>20kHz）、調制形狀（三角形）以及中心擴展/向下擴展（±或 -）等多個控制參數。

PLL 頻率規劃

根據輸入頻率（fIN）和所需的輸出頻率（fOUT），可以通過公式 (f{OUT }=frac{f{IN}}{ Pdiv } × frac{N}{M}) 來計算輸出頻率，其中M（1至511）和N（1至4095）是PLL的乘數/除數，Pdiv（1至127）是輸出分頻器。同時，每個PLL的目標VCO頻率（fvco）可以通過公式 (f{VCO}=f{IN} × frac{N}{M}) 計算。在實際設計中，還需要根據相關條件計算出P、Q、R和N'等參數，這些參數可以在使用TI Pro - Clock軟件時自動計算得出。

晶體振蕩器啟動

當CDCE(L)925作為晶體緩沖器使用時，晶體振蕩器的啟動時間通常比內部PLL的鎖定時間長。例如，對于一個27MHz的晶體輸入和8pF的負載電容，晶體的啟動時間大約為250μs，而PLL的鎖定時間大約為10μs。在設計時，需要考慮這一特性，確保系統能夠穩定啟動。

頻率調整與VCXO控制

可以通過VCXO控制輸入VCtrl對CDCE(L)925的輸出頻率進行調整，以滿足不同媒體和應用的需求。如果使用PWM調制信號作為VCXO的控制信號，則需要外部濾波器進行處理。

未使用輸入和輸出的處理

如果不需要VCXO拉動功能，Vctrl引腳應懸空；所有其他未使用的輸入應設置為GND；未使用的輸出應懸空。如果某個輸出塊不使用，建議將其禁用，但仍然建議為第二個輸出塊提供電源，以確保系統的穩定性。

XO和VCXO模式切換

在從晶體振蕩器（XO）模式切換到VCXO模式時，需要注意內部電容的不同要求。推薦的切換步驟為：首先在XO模式下將Vctrl設置為Vdd/2；然后從XO模式切換到VCXO模式；最后編程內部電容，使輸出頻率達到0ppm。

電源供應與布局建議

電源供應

在使用外部參考時鐘時，應先驅動XIN/CLK引腳，再使VDD電壓上升，以避免輸出不穩定的風險。如果先施加VDDOUT電壓，建議在VDDOUT電壓上升之前將VDD引腳拉至GND。同時，器件具有電源上電控制功能，連接到1.8V電源，在1.8V電源達到足夠的電壓水平之前，器件將保持禁用狀態。

布局要點

當將CDCE925用作晶體緩沖器時，晶體單元的布局對VCXO的拉動范圍有影響。應將晶體盡可能靠近器件放置，確保從晶體端子到XIN和XOUT的布線長度相同。在晶體和連接到器件的布線區域下，應盡量避免布線其他信號線，以減少噪聲耦合。此外，為了滿足某些晶體的負載電容規格，可能需要添加額外的分立電容器，并將其盡可能靠近器件放置，且相對于XIN和XOUT對稱。

總結

CDCE(L)925以其豐富的功能、靈活的配置和良好的性能，成為電子系統中時鐘設計的理想選擇。在實際設計過程中，電子工程師們需要充分了解其特性、規格和應用要點，合理配置引腳和參數，注意電源供應和布局設計，以確保系統能夠穩定、高效地運行。同時，隨著電子技術的不斷發展，我們也期待CDCE(L)925在更多的應用場景中發揮更大的作用。你在使用CDCE(L)925或者其他類似時鐘發生器的過程中，遇到過哪些有趣的問題或挑戰呢？歡迎在評論區分享交流。