CDCE925與CDCEL925：靈活低功耗LVCMOS時鐘發生器的設計利器

一、引言

在電子系統設計中，時鐘信號猶如系統的心跳，穩定而精確的時鐘對于各種設備的正常運行至關重要。CDCE925和CDCEL925作為德州儀器（TI）推出的可編程時鐘發生器，以其靈活的配置、低功耗以及對電磁干擾（EMI）的有效控制，成為眾多應用場景中的理想選擇。本文將深入剖析這兩款器件的特性、應用及設計要點，為電子工程師們提供全面的技術參考。

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二、產品概述

2.1 產品系列定位

CDCE925和CDCEL925屬于可編程時鐘發生器家族的一員。該家族根據PLL數量和輸出數量的不同有多種型號可供選擇，如CDCEx913（1PLL，3輸出）、CDCEx925（2PLL，5輸出）、CDCEx925（3PLL，7輸出）、CDCEx949（4PLL，9輸出）。

2.2 基本功能

它們是基于模塊化PLL的低成本、高性能、可編程時鐘合成器、乘法器和除法器。能夠從單個輸入頻率生成多達五個輸出時鐘，每個輸出都可以在系統中編程為高達230MHz的任意時鐘頻率，使用最多兩個獨立可配置的PLL。

三、產品特性詳解

3.1 靈活性

• 輸入時鐘配置靈活：支持外部晶體（8MHz至32MHz）和單端LVCMOS（最高160MHz）作為輸入時鐘源。內部集成了可調節負載電容（0至20pF），在使用晶體輸入時，芯片上的負載電容能夠滿足大多數應用需求。還提供了可選的片上VCXO，其拉動范圍可達±150ppm，可將輸出頻率同步到外部控制信號（如PWM信號）。
• 輸出頻率自由選擇：輸出頻率可在高達230MHz的范圍內自由選擇，滿足不同應用場景的時鐘需求。
• 控制輸入可編程：具備三個用戶可定義的控制輸入（S0/S1/S2），可用于SSC選擇、頻率切換、輸出使能、電源關閉等多種功能，用戶可以預定義多達八種不同的控制設置。

3.2 低功耗設計

• 獨立輸出電源引腳：CDCE925的輸出電源引腳（VDDOUT）支持3.3V和2.5V，而CDCEL925為1.8V，這種獨立的輸出電源引腳設計有助于降低功耗，提高電源效率。
• 低靜態電流：在不同工作模式下，如所有輸出關閉、PLL開啟等，器件的靜態電流較低，例如在所有輸出關閉，fCLK = 27MHz，fVCO = 135MHz，fOUT = 27MHz且所有PLL開啟時，IDD電流僅為20mA。

3.3 低噪聲性能

采用低噪聲PLL核心，PLL環路濾波器組件集成在芯片內部，有效降低了時鐘信號的抖動。典型的周期抖動僅為60ps，確保了輸出時鐘信號的穩定性和精確性。

3.4 可編程性

• 非易失性EEPROM：支持非易失性EEPROM編程，可將用戶設置存儲在EEPROM中。器件預設為工廠默認配置，在安裝到PCB之前或通過系統內編程時都可以重新編程為不同的應用配置。所有設備設置均可通過SDA/SCL總線（兩線串行接口）進行編程。
• 用戶可配置寄存器：時鐘輸入、控制引腳、PLL和輸出級都可由用戶通過SDA/SCL總線手動寫入設備寄存器進行配置，也可以使用TI Pro - Clock軟件輕松編程。該軟件能夠自動計算優化性能和最低抖動所需的值。

3.5 其他特性

• 支持SSC功能：所有PLL均支持擴頻時鐘（SSC），可采用中心擴展或向下擴展時鐘方式，有效降低電磁干擾（EMI）。
• 寬溫度范圍：工作溫度范圍為 - 40°C至85°C，適用于各種惡劣的工業和消費電子環境。

四、引腳配置與功能

4.1 引腳布局

CDCE925和CDCEL925采用16引腳TSSOP封裝，其引腳布局清晰合理，便于PCB布局。主要引腳包括電源引腳（VDD、VDDOUT）、輸入引腳（Xin/CLK、SCL/S2、SDA/S1、S0、VCtrl）和輸出引腳（Y1 - Y5）等。

4.2 引腳功能說明

• 電源引腳：VDD為設備提供1.8V電源；VDDOUT為輸出提供電源，CDCE925為3.3V或2.5V，CDCEL925為1.8V。
• 輸入引腳：Xin/CLK用于輸入外部晶體或LVCMOS時鐘信號；SCL/S2和SDA/S1在默認配置下作為SDA/SCL串行編程接口，也可通過設置EEPROM配置為控制引腳S1和S2；S0為用戶可編程控制輸入引腳；VCtrl為VCXO控制電壓輸入引腳。
• 輸出引腳：Y1 - Y5為LVCMOS輸出引腳，可輸出不同頻率的時鐘信號。

五、規格參數

5.1 絕對最大額定值

在使用過程中，需要注意器件的絕對最大額定值，如電源電壓（VDD）范圍為 - 0.5V至2.5V，輸入電壓（VI）和輸出電壓（VO）范圍為 - 0.5V至VDD + 0.5V等。超過這些額定值可能會導致器件永久性損壞。

5.2 ESD評級

器件具有一定的靜電放電（ESD）耐受能力，人體模型（HBM）的ESD評級為±2000V，帶電設備模型（CDM）的ESD評級為±1500V。在操作過程中，仍需采取適當的防靜電措施，以確保器件的可靠性。

5.3 推薦工作條件

推薦的工作條件包括電源電壓、輸入電壓閾值、輸出電流等。例如，VDD的推薦工作電壓為1.7V至1.9V（CDCEL925）或2.3V至3.6V（CDCE925），VIL（LVCMOS低電平輸入電壓）為0.3 × VDD，VIH（LVCMOS高電平輸入電壓）為0.7 × VDD等。

5.4 電氣特性

詳細的電氣特性包括電源電流、輸出電壓、抖動、偏斜等參數。例如，在不同輸出電源電壓和負載條件下，輸出電壓（VOH和VOL）會有所不同；周期抖動（tjit(per)）和周期到周期抖動（tjit(cc)）在不同的PLL切換模式下也有相應的數值范圍。

5.5 EEPROM規格

EEPROM的編程周期最少為100次，數據保留時間為10年，確保了用戶設置的長期穩定性。

5.6 時序要求

對CLK_IN和SDA/SCL的時序要求有明確規定，如CLK輸入頻率在PLL旁路模式下為0至160MHz，在PLL模式下為8至160MHz；SCL時鐘頻率在標準模式下為0至100kHz，在快速模式下為0至400kHz等。

六、詳細功能描述

6.1 控制終端設置

CDCEx925的三個用戶可定義控制終端（S0、S1、S2）提供了豐富的控制功能。可以用于選擇擴頻時鐘的類型和幅度、在兩個用戶定義的頻率之間切換、控制輸出狀態和電源關閉等。用戶可以根據實際需求預定義多達八種不同的控制設置。

6.2 默認設備設置

內部EEPROM預設了默認配置，輸入頻率直接通過輸出，使得設備在無需額外編程步驟的情況下也能在默認模式下正常工作。默認設置在電源供電后或電源關閉/開啟序列后生效，直到用戶將其重新編程為不同的應用配置。

6.3 SDA/SCL串行接口

該器件作為兩線串行SDA/SCL總線的從設備，兼容流行的SMBus或I2C規范，支持標準模式（最高100kbps）和快速模式（最高400kbps）傳輸，并支持7位尋址。SDA/S1和SCL/S2引腳在默認配置下為SDA/SCL串行編程接口，也可通過更改EEPROM設置將其重新編程為通用控制引腳。

6.4 數據協議

支持字節寫入、字節讀取、塊寫入和塊讀取操作。在寫入操作中，數據寫入內部寄存器后立即生效；在EEPROM寫入周期啟動時，內部SDA寄存器的數據會被寫入EEPROM。在此期間，SDA/SCL總線不接受數據輸入，但可以進行讀取操作。

七、應用與實現

7.1 應用場景

• 視頻和音頻設備：如D - TVs、DVD播放器和刻錄機等，為視頻和音頻處理提供穩定、精確的時鐘信號。
• 網絡設備：包括IP - STBs、WiFi設備、以太網交換機等，滿足網絡通信對時鐘同步和穩定性的要求。
• 其他設備：如打印機、FPGA、USB控制器等，可根據不同設備的需求生成合適的時鐘頻率。

7.2 典型應用設計

7.2.1 晶體和振蕩器替換

在千兆以太網交換機應用中，CDCEx925可以替代多個晶體和晶體振蕩器，減少了元件數量，提高了系統的集成度和可靠性。

7.2.2 詳細設計步驟

• 擴頻時鐘（SSC）設計：SSC是一種將發射能量分散到更大帶寬的方法，可有效降低時鐘分配網絡的發射水平，從而減少電磁干擾（EMI）。在設計中，需要考慮調制幅度、調制頻率和調制形狀等參數。
• PLL頻率規劃：根據輸入頻率（fIN）和所需的輸出頻率（fOUT），使用公式 (f{OUT}=frac{f{IN}}{Pdiv}×frac{N}{M}) 計算輸出頻率，其中M和N為PLL的乘法/除法值，Pdiv為輸出分頻器。同時，要確保目標VCO頻率（fVCO）在80MHz至230MHz范圍內。
• 晶體振蕩器啟動：當用作晶體緩沖器時，晶體振蕩器的啟動時間通常比內部PLL鎖定時間長。對于27MHz晶體輸入和8pF負載，晶體啟動時間約為250μs，而PLL鎖定時間約為10μs。
• 頻率調整：可通過VCXO控制輸入（VCtrl）調整頻率，若使用PWM調制信號作為VCXO的控制信號，則需要外部濾波器。
• 未使用的輸入和輸出處理：如果不需要VCXO拉動功能，VCtrl應懸空；所有其他未使用的輸入應設置為GND；未使用的輸出可以懸空。若某個輸出模塊不使用，建議將其禁用，但仍應提供第二個輸出模塊的電源。
• XO和VCXO模式切換：在從晶體振蕩器模式（XO）切換到VCXO模式時，需要注意內部電容的配置。建議先將Vctrl設置為Vdd/2，然后切換模式，最后編程內部電容以獲得零ppm的輸出頻率。

7.3 電源供應建議

在使用外部參考時鐘時，應先驅動XIN/CLK，再使VDD上升，以避免輸出不穩定的風險。如果VDDOUT先于VDD施加，建議將VDD拉至GND，直到VDDOUT上升。若VDD浮空時對VDDOUT供電，可能會導致VDDOUT上出現大電流。

7.4 布局設計

• 晶體布局：當用作晶體緩沖器時，晶體的放置和布線對VCXO的拉動范圍有影響。晶體應盡可能靠近器件，確保晶體端子到XIN和XOUT的布線長度相同。避免在晶體及其布線區域下方布置接地平面和電源平面，同時避免在此區域布線其他信號線，以防止噪聲耦合。
• 電容布局：為滿足某些晶體的負載電容規格，可能需要額外的離散電容。應將這些小電容盡可能靠近器件放置，并相對于XIN和XOUT對稱布置，以減少走線的電感影響。
• 其他布局要點：在時鐘輸出端放置串聯終端電阻以改善信號完整性；使用鐵氧體磁珠隔離器件電源引腳與電路板噪聲源；在器件引腳附近放置旁路電容，確保寬頻率范圍的濾波效果。

八、總結

CDCE925和CDCEL925以其靈活的配置、低功耗、低噪聲和卓越的可編程性，為電子工程師們在設計各種時鐘系統時提供了強大的工具。通過深入了解其特性、規格和應用設計要點，工程師們可以充分發揮這兩款器件的優勢，設計出更加穩定、高效、可靠的電子設備。在實際應用中，還需根據具體需求進行合理的選型和設計優化，以確保系統的性能達到最佳狀態。