SCAN926260：六通道1:10總線LVDS解串器的深度剖析

在電子設計領域，數據傳輸的高效性和穩定性至關重要。今天，我們要深入探討一款功能強大的解串器——SCAN926260，它在數據處理和傳輸方面有著出色的表現。

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1. 產品概述

SCAN926260是德州儀器（TI）推出的一款集成了六個10位解串器的單芯片解決方案。它能夠同時對多達六個由TI的10位總線LVDS串行器序列化的數據流進行解串操作。該芯片不僅符合IEEE 1149.1標準（JTAG），還具備全速內置自測試（BIST）功能，為工程師們提供了強大的測試和驗證手段。

2. 產品特性亮點

2.1 解串能力

可以對一到六個帶有嵌入式時鐘的總線LVDS輸入串行數據流進行解串，為多通道數據傳輸提供了支持。

2.2 測試模式

符合IEEE 1149.1標準，具備全速BIST測試模式，方便進行邊界掃描測試和內置自測試，確保芯片的正常運行。

2.3 時鐘速率

并行時鐘速率范圍為16 - 66MHz，能夠滿足不同應用場景的時鐘需求。

2.4 電源管理

采用單一的+3.3V電源供電，并且每個通道都有獨立的電源控制引腳（PWRDWNn），還有一個主電源控制引腳（MS_PWRDWN），可以實現對整個芯片的電源管理，有效降低功耗。

2.5 封裝與溫度范圍

采用196引腳的NFBGA封裝，具有良好的散熱性能。工作溫度范圍為 -40°C 至 +85°C，適用于工業環境。

3. 工作模式詳解

3.1 初始化

在接收和解串數據之前，SCAN926260和解串器必須初始化鏈路。首先，芯片上電后，輸出保持高電平，片上上電復位（POR）電路禁用內部電路。當$V{cc}$達到$V{cc} OK$（2.1V）時，每個解串器的PLL開始鎖定本地時鐘（REFCLK）。然后，解串器的PLL必須與串行器同步，識別同步模式或偽隨機數據中的上升時鐘沿，經過80個時鐘周期后，與串行器的數據流同步，此時LOCKn引腳變低，輸出出現有效數據。

3.2 數據傳輸

初始化完成后，串行器將數據傳輸到解串器。串行數據流包含由串行器附加的起始位和停止位，用于幀定十個數據位。起始位始終為高，停止位始終為低，它們還作為嵌入在串行流中的時鐘位。串行器以12倍的TCLK頻率傳輸數據和時鐘位，而有效數據的傳輸速率是10倍的TCLK頻率。當解串器通道與串行器輸入同步時，其LOCKn引腳變低，并在輸出端同步提供有效數據。

3.3 重新同步

如果六個解串器通道中的任何一個失去鎖定，它將自動嘗試重新同步。例如，如果連續兩次未檢測到嵌入式時鐘沿，PLL將失去鎖定，LOCKn引腳變高。用戶可以選擇讓解串器自動重新同步到數據流，或者通過將串行器的SYNC1或SYNC2引腳置高來強制同步。

3.4 掉電模式

掉電模式是一種低功耗睡眠模式，解串器在等待初始化或無數據傳輸時通常處于此模式。在掉電模式下，PLL停止工作，RCLK和ROUTn[0:9]為高電平，每個通道的電源電流大約降低80mA。每個通道都有一個獨立的掉電引腳（PWRDWNn），主電源控制引腳（MS_PWRDWN）可以覆蓋所有獨立掉電引腳，將整個芯片置于睡眠模式。

3.5 三態模式

當系統將REN引腳置低時，解串器進入三態模式，接收器輸出引腳（ROUTn[0:9]）和RCLK[0:5]變為高阻態。當REN引腳置高時，解串器將恢復到之前的狀態，只要其他控制引腳保持不變。LOCKn引腳不受REN引腳的影響，繼續指示鎖定狀態。

4. 測試模式

4.1 IEEE 1149.1測試模式

SCAN926260支持符合IEEE 1149.1標準的邊界掃描測試（JTAG），所有數字TTL I/O都可以通過該標準進行訪問。進入此測試模式將覆蓋所有輸入控制情況，包括掉電和REN。除了TMS、TCK、TDI和TDO四個必需的測試訪問端口（TAP）信號外，還提供了TRST用于測試復位。此外，芯片還有兩個指令用于測試LVDS互連，分別是EXTEST和RUNBIST。

4.2 BIST單獨測試模式

SCAN926260還支持BIST單獨測試模式，可以在不啟用JTAG TAP控制器的情況下運行。該模式可以對所有通道或單個通道進行連續的誤碼率測試，而不會影響其他通道的實時流量。通過BIST_SEL0、BIST_SEL1、BIST_SEL2、BIST_ACT和BISTMODE_REQ五個引腳可以訪問BIST單獨測試模式。

5. 應用信息

5.1 電源考慮

解串器采用全CMOS設計，本質上是一種低功耗設備。在為解串器上電時，REFCLK輸入可以在解串器上電之前運行，但必須在運行狀態下解串器才能鎖定輸入數據。解串器的輸出（ROUTn[0:9]）、恢復時鐘（RCLKn）和LOCKn在解串器檢測到輸入數據傳輸并鎖定輸入數據流之前保持高電平。

5.2 數據傳輸

解串器上電后，必須與發送器進行相位鎖定才能傳輸數據。相位鎖定可以通過解串器鎖定輸入數據或串行器發送同步模式來實現。當解串器的LOCKn輸出為低電平時，相應通道的解串器輸出（ROUTn[0:9]）上的數據是有效的，但在傳輸過程中如果發生鎖定丟失，可能會導致數據無效。

5.3 噪聲容限

解串器的噪聲容限是指解串器能夠容忍的輸入抖動（相位噪聲）量，仍然能夠可靠地接收數據。各種環境和系統因素，如串行器的TCLK抖動、$V{DD}$噪聲、介質的ISI和大$V{CM}$偏移以及解串器的$V_{DD}$噪聲等，都會影響噪聲容限。

5.4 從鎖定丟失中恢復

如果解串器在數據傳輸過程中失去鎖定，最多可能會有一個之前接收的數據周期無效。這是由于鎖定檢測電路的延遲，鎖定檢測電路需要連續兩次接收到無效時鐘信息才能指示鎖定丟失。解串器可以通過讓串行器重新發送同步模式或鎖定偽隨機數據來重新鎖定輸入數據流。

5.5 熱插拔

所有總線LVDS解串器都支持熱插拔，但需要遵循一定的規則。插入時，確保接地引腳先接觸，然后是VCC引腳，最后是I/O引腳。移除時，應先拔掉I/O引腳，然后是VCC引腳，最后是接地引腳。

5.6 故障安全偏置

SCAN926260具有內部故障安全偏置和改進的輸入閾值靈敏度，但在接收器輸入未被主動驅動的情況下，可能會拾取噪聲作為信號并導致意外鎖定?？梢酝ㄟ^在接收器電路板上添加外部電阻來增強故障安全偏置的水平。

6. 電路設計建議

6.1 電源旁路

電路板布局和堆疊應設計為為設備提供無噪聲電源。使用薄電介質（4至10密耳）的電源/接地夾層可以提高電源系統的性能，減少外部旁路電容器的價值和放置的關鍵程度。外部旁路電容器應包括RF陶瓷和鉭電解類型，RF電容器的取值范圍為0.01uF至0.1uF，鉭電容器的取值范圍為2.2uF至10uF。

6.2 LVDS互連

建議使用四層板，其中包含電源和接地層。將CMOS（TTL）信號與LVDS線路分開，以防止耦合。對于LVDS互連，通常推薦使用100歐姆的緊密耦合差分線，有助于確保耦合噪聲以共模形式出現，并被接收器拒絕。LVDS互連需要進行端接，對于點對點應用，端接電阻應位于負載端，標稱值為100歐姆。

7. 引腳說明

SCAN926260的引腳涵蓋了電源、輸入、輸出和控制等多個方面。不同的引腳具有不同的功能，例如電源引腳（DVDD、PVDD、AVDD）為不同的電路部分提供電源，輸入引腳（RINn±、REFCLK等）接收數據和時鐘信號，輸出引腳（ROUTn[0:9]、RCLK[0:5]等）輸出解串后的數據和恢復的時鐘，控制引腳（PWRDWNn、MS_PWRDWN、REN等）用于控制芯片的工作狀態。

8. 總結

SCAN926260是一款功能強大、性能優越的六通道1:10總線LVDS解串器，具有多種工作模式、測試模式和電源管理功能，適用于各種工業和通信應用。在設計過程中，工程師需要充分考慮其工作模式、電源管理、噪聲容限和電路布局等方面的因素，以確保芯片的正常運行和系統的穩定性。你在使用SCAN926260的過程中遇到過哪些問題呢？歡迎在評論區分享你的經驗和見解。