DS92LV18：18位總線LVDS串行器/解串器的深度解析

在電子設計領域，數(shù)據(jù)傳輸?shù)母咝院头€(wěn)定性一直是工程師們關注的重點。TI推出的DS92LV18 18位總線LVDS串行器/解串器，為解決數(shù)據(jù)傳輸問題提供了一個優(yōu)秀的方案。今天，我們就來深入了解一下這款器件。

文件下載：ds92lv18.pdf

產(chǎn)品概述

DS92LV18將串行器和反串行器集成在單個芯片上，能夠?qū)?8位LVCMOS或LVTTL數(shù)據(jù)總線透明地轉(zhuǎn)換為帶有嵌入式時鐘信息的BLVDS串行數(shù)據(jù)流，然后再將時鐘和數(shù)據(jù)恢復，輸出18位寬的字。它的工作頻率范圍為15 - 66 MHz，全雙工吞吐量可達2.376 Gbps，具有獨立的發(fā)射和接收模塊，可在不同應用中高效運行。

產(chǎn)品特性亮點

高性能數(shù)據(jù)傳輸

• 寬頻率范圍：支持15 - 66 MHz的時鐘頻率，能滿足多種應用場景的需求。
• 高吞吐量：全雙工吞吐量高達2.376 Gbps，可實現(xiàn)快速的數(shù)據(jù)傳輸。
• 嵌入式時鐘：通過將時鐘信息嵌入到串行數(shù)據(jù)流中，消除了并行數(shù)據(jù)和時鐘路徑之間的偏斜問題，簡化了數(shù)據(jù)傳輸。

靈活的操作模式

• 獨立操作：發(fā)射和接收模塊可獨立工作，每個模塊都有電源控制引腳，便于在不同應用中實現(xiàn)高效操作。
• 多種配置：可配置為串行器、解串器或全雙工SER/DES，滿足不同的應用需求。

高可靠性設計

• 熱插拔保護：具備熱插拔保護功能，在電源開啟時輸出呈高阻抗狀態(tài)，避免對系統(tǒng)造成損害。
• 同步功能：接收器能夠鎖定隨機數(shù)據(jù)，確保數(shù)據(jù)的可靠接收。
• 寬時鐘容差：參考時鐘頻率容差為±5%，方便使用本地生成的時鐘進行系統(tǒng)設計。

低功耗與小封裝

• 低功耗：在66 MHz時鐘頻率下，發(fā)射模塊典型電流為90 mA，接收模塊典型電流為100 mA。
• 小封裝：采用緊湊的80引腳LQFP封裝，節(jié)省電路板空間。

電氣特性分析

絕對最大額定值

在使用DS92LV18時，必須注意其絕對最大額定值，以確保器件的安全運行。例如，電源電壓范圍為 -0.3V至 +4V，LVCMOS/LVTTL輸入和輸出電壓范圍為 -0.3V至 (Vcc + 0.3V) 等。超出這些額定值可能會導致器件損壞，所以在設計電路時一定要嚴格遵守。

推薦工作條件

為了使DS92LV18達到最佳性能，推薦的工作條件也非常重要。電源電壓應在3.15V至3.45V之間，工作溫度范圍為 -40°C至 +85°C，時鐘頻率應在15 MHz至66 MHz之間。在這些條件下，器件能夠穩(wěn)定可靠地工作。

直流和交流特性

文檔中詳細列出了DS92LV18的各種直流和交流特性參數(shù)，如輸入輸出電壓、電流、閾值電壓、差分電壓等。這些參數(shù)對于電路設計和性能評估至關重要。例如，接收器輸入閾值為±100 mV，輸出差分電壓典型值為500 mV等。在設計電路時，需要根據(jù)這些參數(shù)來選擇合適的外圍元件，以確保電路的性能符合要求。

功能描述與操作模式

初始化

在DS92LV18發(fā)送或接收數(shù)據(jù)之前，需要進行初始化操作。初始化的關鍵是將串行器和解串器的PLL與本地時鐘同步。當電源電壓達到2.2V時，每個器件的PLL開始鎖定本地時鐘。串行器鎖定TCLK，解串器鎖定REFCLK。在PLL鎖定過程中，輸出保持為三態(tài)。只有當PLL鎖定后，器件才能開始發(fā)送數(shù)據(jù)或同步模式。

數(shù)據(jù)傳輸

初始化完成后，DS92LV18就可以進行數(shù)據(jù)傳輸了。串行器將18位并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)流，數(shù)據(jù)傳輸速率為TCLK頻率的20倍，而有效數(shù)據(jù)速率為TCLK頻率的18倍。解串器同步到輸入數(shù)據(jù)流后，將時鐘和數(shù)據(jù)恢復，并輸出18位并行數(shù)據(jù)。在數(shù)據(jù)傳輸過程中，LOCK信號用于指示數(shù)據(jù)的有效性，當LOCK為低電平時，輸出數(shù)據(jù)有效。

重新同步

如果解串器失去鎖定，它會自動嘗試重新同步。例如，當連續(xù)兩次未檢測到嵌入式時鐘邊緣時，PLL會失去鎖定，LOCK信號變?yōu)楦唠娖?。解串器會嘗試鎖定隨機數(shù)據(jù)流，尋找嵌入式時鐘邊緣并完成同步過程。為了確保數(shù)據(jù)的有效性，系統(tǒng)需要監(jiān)控LOCK信號。

掉電模式

DS92LV18的發(fā)射和接收模塊都支持掉電模式。當TPWDN或RPWDN引腳為低電平時，相應的模塊進入低功耗待機模式，PLL失去鎖定，輸出變?yōu)槿龖B(tài)，從而降低功耗。當引腳恢復為高電平時，模塊需要重新初始化才能開始數(shù)據(jù)傳輸。

三態(tài)模式

通過控制REN和DEN引腳，可以使解串器和串行器的輸出進入三態(tài)。當REN為低電平時，解串器的輸出（ROUT和RCLK）進入三態(tài)；當DEN為低電平時，串行器的LVDS輸出（DO±）進入三態(tài)。這種模式可以方便地實現(xiàn)多個器件的總線連接。

回環(huán)測試模式

DS92LV18提供了線路回環(huán)和本地回環(huán)兩種測試模式，用于測試器件功能和傳輸線路的連續(xù)性。線路回環(huán)模式將串行數(shù)據(jù)輸入連接到串行數(shù)據(jù)輸出和并行數(shù)據(jù)輸出，數(shù)據(jù)經(jīng)過解串器和串行器模塊；本地回環(huán)模式將并行數(shù)據(jù)輸入連接到并行數(shù)據(jù)輸出，同時禁用串行數(shù)據(jù)輸出。在切換模式時，解串器需要重新鎖定，并且TCLK和REFCLK頻率必須在±5%的范圍內(nèi)。

應用信息與設計建議

應用場景

DS92LV18適用于需要高速數(shù)據(jù)傳輸?shù)膽?，?a href="http://www.3532n.com/v/tag/633/" target="_blank">工業(yè)自動化、通信設備、醫(yī)療儀器等。它可以將18位并行TTL數(shù)據(jù)通過串行Bus LVDS鏈路傳輸，最高速率可達1.32 Gbps。

電源考慮

DS92LV18的串行器和解串器采用全CMOS設計，本身具有低功耗特性。同時，LVDS輸出的恒流源特性可以減小速度與ICC曲線的斜率。在設計電源時，需要注意為不同的模塊提供穩(wěn)定的電源。例如，PLL模塊需要干凈的電源以最小化抖動，可采用陷波濾波器來抑制噪聲。

解串器上電

在解串器上電之前，REFCLK輸入必須已經(jīng)運行。解串器輸出在檢測到輸入數(shù)據(jù)并鎖定串行數(shù)據(jù)流之前將保持為三態(tài)。

噪聲容限

解串器的噪聲容限是指它能夠容忍的輸入抖動（相位噪聲）的大小。影響噪聲容限的因素包括串行器的TCLK抖動、VCC噪聲、傳輸介質(zhì)的ISI和VCM噪聲等。在設計電路時，需要采取措施降低這些噪聲的影響。

熱插拔

TI的LVDS器件支持熱插拔，但需要遵循一定的規(guī)則。插入時，應先連接接地引腳，再連接VCC引腳，最后連接I/O引腳；拔出時，順序相反。

PCB布局與電源系統(tǒng)設計

PCB布局和電源系統(tǒng)設計對于DS92LV18的性能至關重要。良好的布局應提供低噪聲的電源供應，分離高頻或高電平的輸入輸出，以減少雜散噪聲的拾取、反饋和干擾。使用薄介質(zhì)的電源/接地夾層可以提高電源系統(tǒng)的性能，同時合理選擇和放置外部旁路電容也非常重要。

總結(jié)

DS92LV18是一款功能強大、性能優(yōu)越的18位總線LVDS串行器/解串器。它具有多種特性和操作模式，適用于多種應用場景。在設計過程中，我們需要充分了解其電氣特性、功能描述和應用信息，合理進行電路設計和PCB布局，以確保器件的穩(wěn)定運行和系統(tǒng)的高性能。希望本文能為電子工程師們在使用DS92LV18時提供一些有價值的參考。

大家在使用DS92LV18的過程中遇到過哪些問題呢？歡迎在評論區(qū)留言討論。