CDCE949和CDCEL949是基于模塊化PLL的低成本、高性能、可編程時鐘合成器、乘法器和分頻器。這些器件從單個輸入頻率生成多達九個輸出時鐘。每個輸出均可在系統內編程，適用于高達 230MHz 的任何時鐘頻率，使用多達四個獨立的可配置 PLL。

CDCEx949具有獨立的輸出電源引腳（VDDOUT）：CDCEL949為1.8V，CDCE949為2.5V至3.3V。
*附件：cdcel949.pdf

輸入接受外部晶體或LVCMOS時鐘信號。如果使用外部晶體，片內負載電容器足以滿足大多數應用。負載電容器的值可在 0pF 至 20pF 之間進行編程。此外，片上VCXO是可選的，允許輸出頻率與外部控制信號（即PWM信號）同步。

較深的M/N分頻比允許從參考輸入頻率（例如27MHz）生成0ppm的音頻或視頻、網絡（WLAN、藍牙、以太網、GPS）或接口（USB、IEEE1394、記憶棒）時鐘。

所有 PLL 都支持擴頻時鐘 （SSC）。SSC 可以是中心擴展或向下擴展時鐘。這是減少電磁干擾 （EMI） 的常用技術。

根據PLL頻率和分頻器設置，自動調整內部環路濾波器組件以實現高穩定性，并優化每個PLL的抖動傳遞特性。

該器件支持非易失性EEPROM編程，可根據應用輕松定制器件。CDCEx949 預設為出廠默認配置。該器件可以在 PCB 組裝之前重新編程為不同的應用配置，或通過系統內編程重新編程。所有器件設置都可通過SDA和SCL總線（2線串行接口）進行編程。

特性

• 可編程時鐘發生器系列成員
  • CDCEx913：1 個 PLL，3 個輸出
  • CDCEx925：2 個 PLL，5 個輸出
  • CDCEx937：3 個 PLL，7 個輸出
  • CDCEx949：4 個 PLL，9 個輸出
• 系統內可編程性和EEPROM
  • 串行可編程易失性寄存器
  • 用于存儲客戶設置的非易失性EEPROM
• 靈活的輸入時鐘概念
  • 外部晶體：8MHz至32MHz
  • 片內VCXO拉動范圍：±150ppm
  • 單端LVCMOS，頻率高達160MHz
• 自由選擇高達 230MHz 的輸出頻率
• 低噪聲PLL內核
  • 集成 PLL 回路濾波器組件
  • 低周期抖動：60ps（典型值）
• 獨立的輸出電源引腳
  • CDCE949：3.3V 和 2.5V
  • CDCEL949：1.8V
• 靈活的時鐘驅動器
  • 三個用戶可定義的控制輸入 [S0/S1/S2]（例如：SSC 選擇、頻率切換、輸出使能或斷電）
  • 為視頻、音頻、USB、IEEE1394、RFID、藍牙、WLAN、以太網?和 GPS 生成高精度時鐘
  • 生成與 TI-DaVinci?、OMAP? 和 DSP 一起使用的通用時鐘頻率
  • 可編程 SSC 調制
  • 實現 0ppm 時鐘生成
• 1.8V器件核心電源
• 寬溫度范圍：–40°C 至 85°C
• 采用 TSSOP 封裝
• 用于輕松進行 PLL 設計和編程的開發和編程套件 （TI Pro-Clock?）

參數

方框圖

?1. 產品概述?

• ?型號?：CDCE949（3.3V/2.5V輸出）與CDCEL949（1.8V輸出），為德州儀器（TI）推出的低功耗、可編程時鐘發生器，支持擴頻時鐘（SSC）以降低電磁干擾（EMI）。
• ?核心功能?：通過4個獨立PLL生成最多9路輸出時鐘，頻率范圍最高230MHz，支持視頻、音頻、USB、以太網等多種應用場景。

?2. 關鍵特性?

• ?靈活輸入?：支持外部晶體（8MHz-32MHz）或LVCMOS時鐘信號（最高160MHz），集成可編程負載電容（0pF-20pF）。
• ?低噪聲PLL?：集成環路濾波器，典型周期抖動60ps，支持中心擴展/下擴展SSC調制（±0.25%至±2%）。
• ?輸出配置?：
  • 獨立供電引腳（VDDOUT）：CDCE949支持3.3V/2.5V，CDCEL949支持1.8V。
  • 每路輸出可編程分頻器（1-1023），支持3態、低電平或使能狀態。
• ?控制接口?：3個用戶可編程引腳（S0/S1/S2），支持頻率切換、SSC參數調整及輸出使能控制。

?3. 應用領域?

• 數字電視（D-TV）、機頂盒（STB）、DVD播放器/錄像機、打印機、網絡設備（WLAN/藍牙/以太網）及接口（USB/IEEE1394）。

?4. 技術細節?

• ?封裝與溫度?：24引腳TSSOP封裝，工作溫度-40°C至85°C。
• ?編程支持?：通過2線串行接口（SDA/SCL）配置非易失性EEPROM，提供TI Pro-Clock?開發工具簡化設計。
• ?電氣參數?：
  • 典型供電電流38mA（全PLL激活），輸出電流依電壓和負載不同（如3.3V下12mA@230MHz）。
  • 支持1000次EEPROM編程周期，數據保存10年。

?5. 默認配置?

• 上電后默認將輸入時鐘（如27MHz）直通至所有輸出，可通過編程自定義PLL分頻比、SSC模式等。

?6. 設計資源?

• 提供完整的寄存器映射表（如PLL配置、輸出分頻控制），支持字節/塊讀寫操作，兼容I2C/SMBus協議。

?文檔范圍?：涵蓋特性、引腳定義、電氣規格、編程指南及典型應用電路，適用于硬件工程師進行時鐘系統設計。