深入解析 CDCE949-Q1：可編程 4-PLL VCXO 時鐘合成器

在電子設計領域，時鐘合成器是確保系統穩定運行的關鍵組件。今天我們來深入剖析 Texas Instruments（TI）推出的 CDCE949-Q1 可編程 4-PLL VCXO 時鐘合成器，它具備諸多特性，能滿足多種應用需求。

一、CDCE949-Q1 概述

CDCE949-Q1 屬于可編程時鐘發生器家族，專為汽車應用而設計。它是一款模塊化、基于 PLL 的低成本、高性能可編程時鐘合成器、乘法器和除法器，能從單個輸入頻率生成多達 9 個輸出時鐘。每個輸出都能在系統內編程，實現最高達 230MHz 的任意時鐘頻率，這得益于其四個獨立可配置的 PLL。

1.1 產品特性亮點

多 PLL 與多輸出：家族成員各有特點，如 CDCE913/CDCEL913 有 1 個 PLL、3 個輸出；CDCE925/CDCEL925 有 2 個 PLL、5 個輸出；而 CDCE949-Q1 則擁有 4 個 PLL 和 9 個輸出，在時鐘生成方面更具靈活性。
可編程性：支持系統內編程和 EEPROM 存儲，可通過串行可編程易失寄存器進行設置，非易失性 EEPROM 能存儲用戶配置，方便在不同應用場景下快速切換。
靈活的時鐘驅動與輸出：具備三個用戶可定義的控制輸入（S0/S1/S2），能實現諸如 SSC 選擇、頻率切換、輸出使能或斷電等功能。輸出支持 1.8V、2.5V 和 3.3V 的 LVCMOS 信號，還能生成高精度時鐘，適用于視頻、音頻、USB、IEEE1394、RFID 等多種領域，以及常見的 TI DaVinci?、OMAP?、DSPs、BlueTooth?、WLAN、Ethernet 和 GPS 等應用。
低噪聲與高精度：低噪聲 PLL 核心集成了 PLL 環路濾波器組件，周期抖動極低（典型值為 60ps），確保輸出時鐘的穩定性和準確性。
寬工作范圍：工作溫度范圍為 -40°C 至 125°C，能適應不同的惡劣環境；采用 TSSOP 封裝，便于 PCB 設計和焊接。

1.2 典型應用場景

CDCE949-Q1 適用于多種設備，如機頂盒（STBs）、高清電視（HDTVs）、打印機、DVD 播放器和 DVD 刻錄機等。以 DVD 播放器為例，它需要精確的時鐘信號來確保音視頻的同步播放，CDCE949-Q1 的高精度時鐘輸出就能滿足這一需求。

二、技術細節剖析

2.1 引腳功能

CDCE949-Q1 采用 24 引腳的 TSSOP 封裝，各引腳功能明確：

電源引腳：VDD 為 1.8V 設備電源，VDDOUT 為輸出提供 3.3V 或 2.5V 電源。
輸入引腳：Xin/CLK 可選擇接收外部晶體振蕩器輸入或 LVCMOS 時鐘信號；S0、SCL/S2、SDA/S1 等為用戶可編程控制輸入或串行通信接口。
輸出引腳：Y1 - Y9 為 LVCMOS 輸出，可根據需要輸出不同頻率的時鐘信號。
其他引腳：VCtrl 用于 VCXO 控制電壓；GND 為接地引腳；Xout 為晶體振蕩器輸出。

2.2 電氣特性

2.2.1 電壓與電流參數

供電電壓：VDD 的供電范圍為 1.7V - 1.9V，VDD(OUT) 的輸出供電電壓范圍為 2.3V - 3.6V。在不同的輸出電壓和負載條件下，電流消耗也有所不同。例如，當所有輸出關閉，fCLK = 27MHz 且所有 PLL 開啟時，IDD 典型值為 38mA；當無負載且所有輸出開啟，fout = 27MHz，VDDOUT = 3.3V 時，IDD(OUT) 典型值為 4mA。
輸入輸出電壓與電流：輸入電壓范圍和輸出電壓范圍均有明確規定，在滿足這些條件下，輸入電流和輸出電流也有相應的限制，以確保設備的正常工作。例如，LVCMOS 輸入電流在 VDD = 1.9V 時，VI = 0V 或 VDD 的情況下，典型值為 ±5μA。

2.2.2 頻率與時序特性

VCO 頻率范圍：PLL 的 VCO 頻率范圍為 80MHz - 230MHz，能滿足不同應用對時鐘頻率的要求。
時鐘輸入要求：LVCMOS 時鐘輸入頻率在 PLL 旁路模式下為 0 - 160MHz，在 PLL 模式下為 8 - 160MHz，同時對時鐘信號的上升和下降時間、占空比等都有一定要求。
SDA/SCL 時序要求：支持標準模式（最高 100kHz）和快速模式（最高 400kHz）的串行通信，對 START 時間、SCL 脈沖持續時間、SDA 保持時間等時序參數都有明確規定。

2.3 功能模塊詳解

2.3.1 控制終端配置

CDCE949-Q1 有三個用戶可定義的控制終端（S0、S1 和 S2），能進行多種功能選擇。用戶可預定義多達 8 種不同的控制設置，包括 SSC 選擇（中心擴展或向下擴展）、頻率選擇（在兩個用戶定義頻率之間切換）和輸出狀態選擇（輸出配置和斷電控制）。在默認配置中，S1/SDA 和 S2/SCL 為串行接口引腳，通過設置 EEPROM 可將其編程為控制引腳；而 S0 僅作為控制引腳使用。

2.3.2 默認設備設置

設備內部 EEPROM 有預配置，默認情況下輸入頻率直接傳遞到輸出。在設備上電或經歷掉電/上電序列后，會使用默認設置，直到用戶通過串行 SDA/SCL 接口重新編程 EEPROM。

2.3.3 SDA/SCL 串行接口

該接口使 CDCE949-Q1 能作為目標設備在 2 線串行 SDA/SCL 總線上工作，兼容流行的 SMBus 或 I2C? 規范，支持標準模式和快速模式傳輸以及 7 位尋址。

2.3.4 數據協議

支持字節讀寫和塊讀寫操作。字節讀寫操作可讓系統控制器單獨訪問尋址字節；塊讀寫操作則按順序從低到高字節訪問，能在傳輸任意完整字節后停止。在進行 EEPROM 寫操作時，需注意相關的操作步驟和時序要求。

2.3.5 PLL 乘法器/除法器定義

在給定輸入頻率 (f{IN}) 下，輸出頻率 (f{OUT}) 可通過公式 (f{OUT}=frac{f{IN}}{Pdiv} × frac{N}{M}) 計算，其中 M 取值為 1 - 511，N 取值為 1 - 4095，Pdiv 取值為 1 - 127。目標 VCO 頻率 (f{VCO}) 可通過公式 (f{VCO}=f_{IN} × frac{N}{M}) 計算。PLL 內部作為分數除法器工作，需要特定的乘法器/除法器設置。使用 TI ClockPro 軟件可自動計算這些值，方便快捷。

三、應用設計要點

3.1 典型應用示例

以千兆以太網交換機應用為例，CDCE949-Q1 可用于替代晶體和晶體振蕩器。通過合理配置，可實現不同頻率的時鐘輸出，滿足各個組件的需求。例如，為 FPGA、USB 控制器等提供準確的時鐘信號。

3.2 具體設計流程

3.2.1 擴頻時鐘（SSC）

SSC 是一種將發射能量擴展到更寬帶寬的方法，能降低時鐘分配網絡的發射水平，從而減少電磁干擾（EMI）。在設計時，需要考慮調制量、調制頻率和調制形狀等參數，CDCE949-Q1 支持多種控制參數的調整。

3.2.2 PLL 頻率規劃

根據應用需求，利用前面提到的公式計算輸出頻率和目標 VCO 頻率。在選擇 M、N 和 Pdiv 的值時，要確保滿足頻率范圍和其他參數的要求，同時可以借助 TI ClockPro 軟件進行自動計算和優化。

3.2.3 晶體振蕩器啟動

當 CDCE949-Q1 作為晶體緩沖器使用時，晶體振蕩器的啟動時間通常比內部 PLL 鎖定時間長。一般來說，對于 27MHz 晶體輸入和 8pF 負載，晶體啟動時間約為 250μs，而 PLL 鎖定時間約為 10μs。因此，在設計中需要考慮這個時間差對系統啟動的影響。

3.2.4 頻率調整

可通過 VCXO 控制輸入 Vctrl 對頻率進行調整。如果使用 PWM 調制信號作為 VCXO 的控制信號，則需要一個外部濾波器來確保信號的穩定性。

3.2.5 未使用的輸入輸出處理

若不需要 VCXO 拉動功能，Vctrl 應浮空；所有其他未使用的輸入應接地；未使用的輸出應浮空。如果某個輸出塊不使用，建議禁用該輸出塊，但仍需為第二個輸出塊提供電源。

3.2.6 模式切換

在從 XO 模式切換到 VCXO 模式時，需要注意內部電容器的不同要求。為使輸出頻率達到 0ppm，可按照特定步驟操作：在 XO 模式下，將 Vctrl 設置為 Vdd / 2；然后切換到 VCXO 模式；最后編程內部電容器以實現 0ppm 輸出。

3.3 電源與布局建議

3.3.1 電源供應

使用外部參考時鐘時，應先驅動 Xin/CLK，再使 (V{DD}) 升壓，以避免輸出不穩定。如果先施加 (V{DDOUT}) ，建議在 (V{DDOUT}) 升壓前將 (V{DD}) 拉至地。設備的電源啟動控制與 1.8V 電源相連，在 1.8V 電源達到足夠電壓水平之前，整個設備將保持禁用狀態。

3.3.2 布局設計

當作為晶體緩沖器使用時，晶體周圍的寄生參數會影響 VCXO 的拉動范圍。因此，晶體應盡可能靠近設備放置，并且確保從晶體端子到 XIN 和 XOUT 的布線長度相同。在晶體和布線區域下方，應盡量避免有接地平面和電源平面，并避免布線其他信號線，以減少噪聲耦合。對于需要額外離散電容器來滿足負載電容規格的情況，應將小電容器盡可能靠近設備并對稱放置在 XIN 和 XOUT 周圍。同時，合理放置電源旁路電容器，確保其與設備電源引腳的連接短而低阻抗。