CDCE913-Q1 和 CDCEL913-Q1 器件是基于鎖相環 （PLL） 的模塊化可編程時鐘合成器。這些器件提供靈活且可編程的選項，例如輸出時鐘、輸入信號和控制引腳，以便用戶可以根據自己的規格配置 CDCE913-Q1 和 CDCEL913-Q1。

CDCE913-Q1 和 CDCEL913-Q1 從單個輸入頻率生成多達三個輸出時鐘，以節省電路板空間和成本。此外，通過多個輸出，時鐘發生器可以用一個時鐘發生器替換多個晶體。這使得該設備非常適合 ADAS 中信息娛樂和攝像頭系統中的主機和遠程信息處理應用，因為這些平臺正在發展成為更小、更具成本效益的系統。
*附件：cdcel913-q1.pdf

此外，每個輸出都可以通過集成的可配置PLL在系統內針對高達230MHz的任何時鐘頻率進行編程。PLL 還支持具有可編程下和中心擴展的擴頻時鐘 （SSC）。這提供了更好的電磁干擾 （EMI） 性能，使客戶能夠通過 CISPR-25 等行業標準。

頻率編程和SSC的定制可通過三個用戶定義的控制引腳進行訪問。這樣就無需使用額外的接口來控制時鐘。還可以根據用戶的需求定義特定的上電和斷電序列。

特性

• 符合汽車應用標準
• AEC-Q100 符合以下標準：
  • 設備溫度等級
    • 1 級 對于 CDCE913-Q1：–40°C 至 +125°C 環境工作溫度
    • 3 級 對于 CDCEL913-Q1：–40°C 至 +85°C 環境工作溫度
  • 設備 HBM ESD 分類等級 H2
  • 設備 CDM ESD 分類等級 C6
• 功能安全功能
  • 可用于幫助功能安全系統設計的文檔
• 系統內可編程性和EEPROM
  • 串行可編程易失性寄存器
  • 用于存儲客戶設置的非易失性EEPROM
• 靈活的輸入時鐘概念
  • 外部晶體：8MHz至32MHz
  • 片上VCXO：拉動范圍±150ppm
  • 單端LVCMOS，頻率高達160MHz
• 自由選擇高達 230MHz 的輸出頻率
• 低噪聲PLL內核
  • 集成 PLL 回路濾波器組件
  • 低周期抖動（典型值 50ps）
• 獨立的輸出電源引腳：
  • CDCE913-Q1：3.3V 和 2.5V
  • CDCEL913-Q1：1.8V
• 靈活的時鐘驅動器
  • 三個用戶可定義的控制輸入 [S0、S1、S2]，例如 SSC 選擇、頻率切換、輸出使能或斷電
  • 為視頻、音頻、USB、IEEE1394、RFID、藍牙、WLAN、以太網和 GPS 生成高精度時鐘
  • 生成與 TI-DaVinci?、OMAP? 和 DSP 一起使用的通用時鐘頻率
  • 可編程 SSC 調制
  • 支持 0-PPM 時鐘生成
• 1.8V器件電源
• 采用 TSSOP 封裝
• 用于輕松進行 PLL 設計和編程的開發和編程套件 （TI Pro-Clock?）

參數

方框圖

?1. 產品概述?
CDCE913-Q1和CDCEL913-Q1是德州儀器（TI）推出的汽車級可編程時鐘合成器，基于PLL（鎖相環）技術，支持1.8V、2.5V和3.3V輸出。

• ?關鍵特性?：
  • 符合AEC-Q100汽車級認證（CDCE913-Q1支持-40°C至+125°C，CDCEL913-Q1支持-40°C至+85°C）。
  • 集成EEPROM，支持用戶自定義配置存儲。
  • 輸入支持外部晶體（8MHz至32MHz）或LVCMOS時鐘信號（最高160MHz）。
  • 輸出頻率可編程至230MHz，支持三路獨立輸出。
  • 低抖動性能（典型值50ps），集成PLL環路濾波器。

?2. 應用場景?

• 汽車電子：儀表盤、信息娛樂系統、導航、高級駕駛輔助系統（ADAS）。
• 通信與接口：USB、以太網、藍牙、WLAN、GPS等時鐘生成。

?3. 功能模塊?

• ?輸入模塊?：支持晶體振蕩器、VCXO（壓控晶體振蕩器）或LVCMOS輸入。
• ?PLL核心?：
  • 支持分數分頻，靈活生成目標頻率。
  • 可選擴頻時鐘（SSC），降低EMI干擾（中心擴展±2%或向下擴展-2%）。
• ?輸出模塊?：三路LVCMOS輸出，每路可獨立配置頻率、使能狀態（高阻、低電平或激活）。

?4. 控制與編程?

• ?控制引腳?：S0、S1/SDA、S2/SCL支持多模式配置（如頻率切換、SSC選擇、輸出使能）。
• ?I2C接口?：通過標準或快速模式（最高400kHz）編程寄存器，支持字節/塊讀寫操作。
• ?EEPROM?：保存用戶配置，支持1000次編程循環，數據保留10年。

?5. 電氣特性?

• 工作電壓：VDD（1.8V）、VDDOUT（CDCE913-Q1: 2.5V/3.3V；CDCEL913-Q1: 1.8V）。
• 功耗：典型值11mA（PLL激活），30μA（待機模式）。
• 抖動性能：周期抖動典型50ps（PLL模式）。

?6. 封裝與布局?

• 14引腳TSSOP封裝（5mm×6.4mm）。
• 布局建議：晶體靠近芯片放置，避免電源層干擾，輸出端串聯終端電阻。

?7. 典型應用設計?

• ?擴頻時鐘配置?：通過SSC降低EMI，例如±1%中心擴展可滿足55dBμV標準。
• ?頻率規劃?：通過PLL分頻比（M/N）和輸出分頻（Pdiv）實現目標頻率（如27MHz輸入→108MHz輸出）。

?8. 安全與可靠性?

• ESD防護：HBM 2000V，CDM 1000V。
• 功能安全：提供文檔支持系統級安全設計。

?文檔結構?
包含特性、引腳定義、電氣參數、寄存器映射（如控制終端配置、PLL設置）、應用示例及機械封裝信息，完整覆蓋設計、編程與測試需求。