來(lái)源：學(xué)習(xí)那些事

異構(gòu)集成

基于板級(jí)封裝的異構(gòu)集成作為彌合微電子與應(yīng)用差距的關(guān)鍵方法，結(jié)合“延續(xù)摩爾”與“超越摩爾”理念，通過(guò)SiP技術(shù)集成多材料（如Si、GaN、光子器件等）裸片及無(wú)源元件，借助扇出晶圓級(jí)/板級(jí)封裝等技術(shù)，實(shí)現(xiàn)更低成本、風(fēng)險(xiǎn)及更高靈活性，推動(dòng)電子系統(tǒng)可靠性向十億分之幾故障率發(fā)展。

本文分述如下：

扇出板級(jí)封裝技術(shù)介紹

板級(jí)封裝的經(jīng)濟(jì)效益分析

扇出板級(jí)封裝技術(shù)介紹

扇出板級(jí)封裝（FO-PLP）作為扇出晶圓級(jí)封裝（FO-WLP）的技術(shù)延伸，通過(guò)將有源和無(wú)源元件嵌入模塑料中，顯著提升了布線面積并推動(dòng)了封裝的小型化潛力。其核心優(yōu)勢(shì)在于無(wú)基板設(shè)計(jì)，采用薄膜金屬化替代傳統(tǒng)引線鍵合或倒裝芯片（FC）凸點(diǎn)，實(shí)現(xiàn)了更短的芯片間直接互連，從而降低了熱阻、提升了性能并減少了寄生效應(yīng)，尤其在高頻應(yīng)用中，相比FC-BGA封裝具有更低的電感。

FO-PLP的工藝流程主要分為模塑優(yōu)先和RDL（再布線層）優(yōu)先兩類：模塑優(yōu)先工藝中，面朝下路徑通過(guò)直接電鍍通孔具有最短的互連，在RF和毫米波領(lǐng)域表現(xiàn)最優(yōu)，因互連路徑最短、高頻損耗最低；面朝上路徑則需銅柱互連，而RDL優(yōu)先工藝需焊料互連，兩者均需額外聚合物/底部填充層。

FO-PLP的異構(gòu)集成能力尤為突出，可無(wú)縫集成不同材料（如Si、SiGe、GaN）、不同供應(yīng)商甚至不同化合物技術(shù)的裸片，無(wú)需額外植球等準(zhǔn)備步驟。

這一特性通過(guò)多項(xiàng)目晶圓（MPW）加工得到了驗(yàn)證。

例如，采用250nm/130nm SiGe BiCMOS工藝制作的60GHz低噪聲放大器（LNA）、120GHz收發(fā)器、50GHz IF-IF轉(zhuǎn)換器等多種射頻IC，可集成于同一封裝中，采用低溫固化（<250℃）、低介電常數(shù)/損耗的介質(zhì)層材料，配合三層介質(zhì)、兩層金屬的RDL結(jié)構(gòu)，最終電性能測(cè)試證實(shí)了其在異構(gòu)射頻集成中的適用性。

材料與設(shè)備創(chuàng)新

低溫固化材料：采用介電常數(shù)低、損耗小的介質(zhì)層，固化溫度低于250℃，適配環(huán)氧樹脂塑封料（EMC），玻璃化轉(zhuǎn)變溫度低于200℃。

玻璃基板：中科院等機(jī)構(gòu)研發(fā)玻璃通孔（TGV）技術(shù)，提升熱穩(wěn)定性與集成度，臺(tái)積電、三星等均布局玻璃基板封裝，以替代傳統(tǒng)硅中介層，降低翹曲率并提升良率。

最新產(chǎn)業(yè)動(dòng)態(tài)與技術(shù)突破

臺(tái)積電：計(jì)劃2027年將FOPLP+TGV（玻璃通孔）技術(shù)導(dǎo)入量產(chǎn)，采用玻璃基面板級(jí)封裝以提升面積利用率并降低成本。2026年將設(shè)立扇出型面板級(jí)封裝實(shí)驗(yàn)線，初期使用300×300mm面板，逐步過(guò)渡到更大尺寸。

三星：已將FOPLP技術(shù)用于移動(dòng)或可穿戴設(shè)備（如Galaxy Watch），并開發(fā)出高達(dá)800×600mm的面板。其“3.3D”封裝技術(shù)結(jié)合RDL與3D堆疊，目標(biāo)2026年量產(chǎn)，旨在連接邏輯芯片與高帶寬存儲(chǔ)器（HBM）。

日月光：FOPLP技術(shù)已量產(chǎn)，主要應(yīng)用于射頻、電源管理等領(lǐng)域。2025年AI先進(jìn)封裝需求強(qiáng)勁，將增加資本支出布局先進(jìn)封裝及智能生產(chǎn)。

群創(chuàng)光電：利用舊3.5代廠轉(zhuǎn)型為全球最大尺寸FOPLP廠，2024年下半年試產(chǎn)，2025年逐步量產(chǎn)，月產(chǎn)能目標(biāo)達(dá)3000~4500片，客戶涵蓋恩智浦、意法半導(dǎo)體等車用與電源管理領(lǐng)域廠商。

板級(jí)封裝的經(jīng)濟(jì)效益分析

板級(jí)封裝的經(jīng)濟(jì)效益分析需基于多層次、高顆粒度的自下而上成本模型，該模型通過(guò)詳細(xì)拆解工藝步驟（如組裝、模塑、RDL制備、UBM/球貼裝）及設(shè)備參數(shù)（投資、占地面積、處理時(shí)間、功耗），結(jié)合材料類型與用量、基建成本（電力、潔凈室、租金）等要素，實(shí)現(xiàn)對(duì)不同技術(shù)選擇（芯片先置/后置、光刻技術(shù)）、產(chǎn)品場(chǎng)景（裸片數(shù)量、封裝尺寸、RDL層數(shù)）及商業(yè)需求（生產(chǎn)地點(diǎn)、產(chǎn)量、交期）的差異化成本評(píng)估。

以面朝下模塑優(yōu)先工藝為例，其成本構(gòu)成涵蓋三層光敏介質(zhì)RDL、鎳-金UBM及SnAgCu球的制備流程，核心挑戰(zhàn)集中于組裝精度與速度、模塑翹曲控制、RDL線寬/線距（L/S）優(yōu)化等模塊，而測(cè)試環(huán)節(jié)未納入模型。

關(guān)鍵經(jīng)濟(jì)優(yōu)勢(shì)體現(xiàn)在材料利用率與面積效率的提升：

相較于300mm晶圓，457mm×610mm矩形面板在封裝尺寸較大時(shí)（如≥11mm×11mm）可實(shí)現(xiàn)更高的面積利用率（AU≥90%），而晶圓AU僅85%~88%且僅適用于小封裝。AU的提升直接減少基板非封裝區(qū)域的材料浪費(fèi)——以生產(chǎn)5000萬(wàn)只20mm×20mm封裝為例，面板方案較晶圓方案減少14%的環(huán)氧樹脂塑封料（EMC）消耗（402kg vs 1725kg），顯著降低材料成本（EMC為FO-PLP流程中最貴材料之一）。

此外，矩形面板的靈活性允許封裝水平或垂直放置，適配更多長(zhǎng)寬比組合，進(jìn)一步優(yōu)化AU。

生產(chǎn)效率方面，面板方案通過(guò)提升組裝設(shè)備單位/小時(shí)（UPH）性能可降低組裝成本，且隨著面板尺寸增大（如610mm×457mm），單位基板面積的相對(duì)成本因組裝密度提升而下降，尤其對(duì)多芯片模塊（如三芯片）的成本改善更為顯著。對(duì)比300mm晶圓的單芯片封裝，大面板方案在保持芯片數(shù)量不變時(shí)，相對(duì)成本始終更低，且面板尺寸擴(kuò)大進(jìn)一步降低重構(gòu)區(qū)域的成本分?jǐn)偂?/p>

綜上，板級(jí)封裝通過(guò)高AU、低材料浪費(fèi)、適配多芯片/大尺寸封裝的優(yōu)勢(shì)，結(jié)合自下而上的精細(xì)成本模型驗(yàn)證，展現(xiàn)出顯著的經(jīng)濟(jì)效益，尤其在高端應(yīng)用（如射頻、汽車電子、AI加速器）中，其成本效率與環(huán)境友好性成為推動(dòng)異構(gòu)集成技術(shù)落地的重要支撐。