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燦芯半導(dǎo)體推出通用高性能小數(shù)分頻鎖相環(huán)IP

燦芯半導(dǎo)體BriteSemi ? 來源:燦芯半導(dǎo)體BriteSemi ? 2024-07-09 14:13 ? 次閱讀
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2024年07月09日,一站式定制芯片及IP供應(yīng)商——燦芯半導(dǎo)體(上海)股份有限公司(燦芯股份,688691)宣布成功研發(fā)出一款通用高性能小數(shù)分頻鎖相環(huán)(fractional-N PLL)IP,支持24bits高精度小數(shù)分頻,最高輸出頻率4.5Ghz,另外還支持?jǐn)U頻時鐘(SSC)功能,可以為客戶提供多功能的小數(shù)分頻 PLL解決方案。

PLL電路一般用于產(chǎn)生輸出頻率,輸出頻率值與PLL的參考輸入頻率呈倍數(shù)關(guān)系。小數(shù)分頻PLL通過頻率乘法比例的小數(shù)值,實現(xiàn)更精確的輸出頻率控制,從而提供更高精度和準(zhǔn)確度的輸出頻率。

SSC發(fā)生器是在一定頻率范圍內(nèi)調(diào)制時鐘信號頻率的電路,將時鐘信號的能量擴(kuò)展到更大的頻率范圍上。這種調(diào)制技術(shù)可以減少電磁干擾(EMI),提高信號的完整性。隨著集成電路工藝節(jié)點的不斷減小,市場對這類支持SSC功能的小數(shù)分頻PLL IP需求也在不斷增加,這種設(shè)計具有減少電磁干擾、提高時鐘穩(wěn)定性和降低功耗的優(yōu)點。

“基于十多年IP設(shè)計開發(fā)的成功經(jīng)驗,燦芯半導(dǎo)體成功研發(fā)出通用高性能小數(shù)分頻PLL IP。該PLL IP支持較寬的輸入輸出頻率范圍,具有優(yōu)異的抖動性能,可以應(yīng)用于任何時鐘應(yīng)用場景,特別是混合噪聲信號的SoC環(huán)境。這款高性能小數(shù)分頻 PLL IP已經(jīng)成功在28nm工藝上流片,并且成功完成測試芯片驗證,目前這款高性能小數(shù)分頻PLL IP已經(jīng)被多家客戶使用。

關(guān)于燦芯半導(dǎo)體

燦芯半導(dǎo)體(上海)股份有限公司(燦芯股份,688691)是一家提供一站式定制芯片及IP的高新技術(shù)企業(yè),為客戶提供從芯片架構(gòu)設(shè)計到芯片成品的一站式服務(wù),致力于為客戶提供高價值、差異化的解決方案。

燦芯半導(dǎo)體的“YOU”系列IP和YouSiP(Silicon-Platform)解決方案,經(jīng)過了完整的流片測試驗證。其中YouSiP方案可以為系統(tǒng)公司、無廠半導(dǎo)體公司提供原型設(shè)計參考,從而快速贏得市場。

燦芯半導(dǎo)體成立于2008年,總部位于中國上海,為客戶提供全方位的優(yōu)質(zhì)服務(wù)。

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原文標(biāo)題:燦芯半導(dǎo)體發(fā)布通用高性能小數(shù)分頻鎖相環(huán)IP及相關(guān)解決方案

文章出處:【微信號:BriteSemi,微信公眾號:燦芯半導(dǎo)體BriteSemi】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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