国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

UCIe如何推動Multi-Die系統一路“狂飆”?

新思科技 ? 來源:未知 ? 2023-02-03 09:45 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

171f611c-a364-11ed-bfe3-dac502259ad0.gif

本文轉載自《TechSugar》感謝TechSugar》對新思科技的關注

《道德經》里說“圖難于其易,為大于其細。天下難事,必作于易;天下大事必作于細。”其實芯片也是這樣,要做大,先做小,這里的從小做起不僅是指器件建模、RTL描述或IP實現,還包括以真正的“芯粒”組合來搭建大芯片。

在當前先進工藝開發的大型SoC中,根據主要功能劃分出計算、存儲、接口等不同模塊,每個模塊選擇最合適的工藝制造完成后,再通過封裝技術組合在一起,已經成為了一種常見選擇。這種“硬核拼搭”的樂高積木式開發方法,可以有效化解集成度持續提高帶來的風險,例如良率面積限制、開發成本過高等問題,因而逐漸成為行業發展的熱點方向。

小芯片之間如何拼接,成為多晶片系統(Multi-Die System)設計方法學實現的關鍵。在多晶片系統出現的早期,由于技術新穎,都是各廠商自己摸索,采用自有技術實現不同小芯片之間的連接。但各家都是自研接口技術,不僅重復開發工作繁重,而且也難以真正發揮多晶片系統的效力,如果能夠將芯粒的接口技術標準化,則不僅可以加速推廣多晶片系統技術,減少重復開發工作量,也可以打破廠商界限,將不同供應商的芯粒組合在一起,從而進一步提高資源利用率和開發效率,最終圍繞芯粒建立一個大型的生態系統。

正當其時的UCIe

近年來,已有不同的行業組織提出了適用于多晶片系統的芯粒間(Die-to-Die)互連技術規格,而通用芯粒互連標準UCIe(Universal Chiplet Interconnect Express)在2022年3月發布,作為較晚出現的技術標準,UCIe不僅獲得了半導體生態鏈上各主要廠商的支持,也是到目前為止,技術規范定義最完整的一個標準。

17546e34-a364-11ed-bfe3-dac502259ad0.png

圖片來源:新思科技

從UCIe聯盟公布的白皮書來看,UCIe 1.0標準支持即插即用,在協議層支持PCIe或CXL等成熟技術,也支持用戶自定義的流式傳輸,兼具普適性與靈活性;在協議上,UCIe定義了完整的芯粒間互連堆棧,確保了支持UCIe技術的芯粒相互之間的互操作性,這是實現多裸片系統的前提條件;雖然是為芯粒技術定制,但UCIe既支持封裝內集成,也支持封裝間互連,可用于數據中心等大型系統設備間的互連組裝;對封裝內互連,UCIe既支持成本優先的普通封裝,也支持能效或性能優先的立體封裝。總而言之,得到了半導體及應用領域各環節核心廠商支持的UCIe,具備了成為普適技術的基礎。

176ec78e-a364-11ed-bfe3-dac502259ad0.png

不同封裝UCIe參數

UCIe規范概述

UCIe是一個三層協議。物理層負責電信號、時鐘、鏈路協商、邊帶等,芯粒適配器(Die-to-Die Adpater)層為提供鏈路狀態管理和參數控制,它可選地通過循環冗余校驗 (CRC) 和重試機制保證數據的可靠傳輸,UCIe接口通過這兩層與標準互連協議層相連。

179e1ffc-a364-11ed-bfe3-dac502259ad0.png

其中,物理層是最底層,這一層是封裝介質的電氣接口。它包括電氣模擬前端AFE、發射器、接收器以及邊帶信道,可實現兩個裸片間的參數交換和協商。該層還具備邏輯PHY,可實現鏈路初始化、訓練和校準算法,以及通道的測試和修復功能。

芯粒適配器層負責鏈路管理功能以及協議仲裁和協商。它包括基于循環冗余校驗 CRC 和重試機制,以及可選的糾錯功能。

協議層可支持對一個或多個 UCIe 支持協議的實現。這些協議基于流控單元(Flit),用戶可根據需要選擇PCIe/CXL協議,也可以根據應用自定義流式傳輸協議。優化的協議層可為用戶提供更高的效率和更低的延遲。

能否統一封裝內互連技術?

芯粒間接口技術標準化,既可以為眾廠商提供技術發展路線圖做參考,又可以讓不同廠商生產的符合標準的芯粒自由組合,打破良率尺寸限制,建立起基于先進封裝技術的SoC開發新生態。

在當前已有的協議中,UCIe在協議完整性、支持廠商等方面都具有優勢,也具備進一步的發展空間,例如支持更高的數據速率和3D封裝等,只不過由于UCIe技術相對較新,要成功推廣,還需要產業鏈上核心廠商在IP、工具和制造等方面提供足夠的支持。

例如,新思科技就已經推出了完整的UCIe設計解決方案,包括PHY、控制器和驗證IP(VIP):

  • PHY:支持標準和高級封裝選項,可采用先進的FinFET工藝,獲得高帶寬、低功耗和低延遲的裸片間連接。
  • 控制器IP:支持PCIe、CXL和其它廣泛應用的協議,用于延遲優化的片上網絡(NoC)間連接及流協議;例如與CXS接口和AXI接口的橋接。
  • VIP:支持全棧各層的待測設計(DUT);包括帶有/不帶有PCIe/CXL協議棧的測試平臺接口、用于邊帶服務請求的應用編程接口(API),以及用于流量生成的API。協議檢查和功能覆蓋位于每個堆棧層和信令接口,實現了可擴展的架構和新思科技定義的互操作性測試套件。

新思科技的解決方案不僅帶來了穩健、可靠的芯粒間連接,并具有可測試性功能,可用于已知良好的裸片,和用于糾錯的CRC或奇偶校驗。它將使芯片設計企業能夠在芯粒間建立無縫互連,實現最低的延遲和最高的能效。

從UCIe的命名來看,UCIe聯盟頗有將UCIe技術發展成PCIe或者USB的雄心,而歷史經驗表明,只要技術標準足夠開放互利,再有成熟的產業鏈支撐,就有機會統一市場。

??

182096f8-a364-11ed-bfe3-dac502259ad0.jpg

182cebce-a364-11ed-bfe3-dac502259ad0.gif? ?


原文標題:UCIe如何推動Multi-Die系統一路“狂飆”?

文章出處:【微信公眾號:新思科技】歡迎添加關注!文章轉載請注明出處。


聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • 新思科技
    +關注

    關注

    5

    文章

    957

    瀏覽量

    52904

原文標題:UCIe如何推動Multi-Die系統一路“狂飆”?

文章出處:【微信號:Synopsys_CN,微信公眾號:新思科技】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    軟件定義的硬件輔助驗證如何助力AI芯片開發

    半導體行業正處于關鍵轉折點。2025 年,1927 億美元的風險投資涌入 AI 領域,市場對匹配 AI 快速創新周期的驗證平臺的需求激增。隨著 AI、Multi-Die 架構和邊緣計算推動芯片創新
    的頭像 發表于 12-29 11:17 ?610次閱讀
    軟件定義的硬件輔助驗證如何助力AI芯片開發

    巧用拼多多API,精準定位下沉市場,銷量一路狂飆

    ,如何精準觸達并服務好這部分用戶群體,是提升銷量的關鍵。本文將探討如何利用拼多多開放平臺提供的API,實現數據的精準獲取與分析,從而制定更有效的營銷策略,助力銷量“狂飆”。 、 下沉市場的潛力與挑戰 下沉市場用戶規模龐大
    的頭像 發表于 12-11 14:48 ?265次閱讀
    巧用拼多多API,精準定位下沉市場,銷量<b class='flag-5'>一路</b><b class='flag-5'>狂飆</b>!

    新思科技助力UCIe 3.0快速落地

    芯片已從單整體式芯片發展為集成多個芯粒的 Multi-Die 設計,其中每個芯粒都針對處理、內存和數據傳輸等特定功能進行了優化。
    的頭像 發表于 11-30 10:01 ?703次閱讀

    UCIe協議代際躍遷驅動開放芯粒生態構建

    在芯片技術從 “做大單片” (單片SoC)向 “小芯片組合” (芯粒式設計)轉型的當下,統一的互聯標準變得至關重要。UCIe協議便是套芯粒芯片互聯的 “通用語言”。
    的頭像 發表于 11-14 14:32 ?1284次閱讀
    <b class='flag-5'>UCIe</b>協議代際躍遷驅動開放芯粒生態構建

    新思科技以AI驅動EDA加速Multi-Die創新

    Multi-Die設計將多個異構或同構裸片無縫集成在同封裝中,大幅提升了芯片的性能和能效,因而在高性能計算(HPC)、人工智能(AI)、數據分析、先進圖形處理和其他要求嚴苛的應用領域中至關重要。
    的頭像 發表于 11-07 10:17 ?714次閱讀

    面向芯粒設計的最佳實踐

    半導體領域正經歷快速變革,尤其是在人工智能(AI)爆發式增長、對更高處理性能及能效需求持續攀升的背景下。傳統的片上系統(SoC)設計方案在尺寸與成本方面逐漸觸及瓶頸。此時,Multi-Die設計應運而生,將SoC拆分為多個稱為芯粒的芯片,并集成到單
    的頭像 發表于 10-24 16:25 ?1100次閱讀

    創通新科董事長竇凱出席一路論壇 深化深港合作與AI全球布局

    創通新科(深圳)集團有限公司董事長竇凱于9月9日至10日應邀赴港,作為深圳市工商聯經濟代表團的核心企業代表,參與深港工商界高層座談及企業考察活動,并出席第十屆“一路高峰論壇”。此行重點推動了集團
    的頭像 發表于 09-30 15:18 ?413次閱讀
    創通新科董事長竇凱出席<b class='flag-5'>一</b>帶<b class='flag-5'>一路</b>論壇 深化深港合作與AI全球布局

    Cadence基于臺積電N4工藝交付16GT/s UCIe Gen1 IP

    我們很高興展示基于臺積電成熟 N4 工藝打造的 Gen1 UCIe IP 的 16GT/s 眼圖。該 IP 次流片成功且眼圖清晰開闊,為尋求 Die-to-Die連接的客戶再添新選擇。
    的頭像 發表于 08-25 16:48 ?2039次閱讀
    Cadence基于臺積電N4工藝交付16GT/s <b class='flag-5'>UCIe</b> Gen1 IP

    奇異摩爾Die-to-Die片內互聯方案持續升級

    當AI大模型參數規模突破萬億級別,傳統單芯片設計遭遇物理極限。芯粒技術通過模塊化組合突破瓶頸,而芯片間互聯帶寬成為決定性因素之。近期,UCIe 3.0規范將數據傳輸速率從UCIe 2.0的32 GT/s提升至48 GT/s和6
    的頭像 發表于 08-18 16:50 ?1798次閱讀
    奇異摩爾<b class='flag-5'>Die-to-Die</b>片內互聯方案持續升級

    新思科技UCIe IP解決方案實現片上網絡互連

    通用芯粒互連技術(UCIe)為半導體行業帶來了諸多可能性,在Multi-Die設計中實現了高帶寬、低功耗和低延遲的Die-to-Die連接。它支持定制HBM(cHBM)等創新應用,滿足了I/O裸片
    的頭像 發表于 08-04 15:17 ?2743次閱讀

    新思科技網頁端虛擬原型工具的工作流程

    片上系統(SoC)和基于芯粒的半導體的復雜性持續增長。隨著Multi-Die架構、AI加速器和日益增加的內存帶寬成為常態,在設計周期的早期解決性能和功耗問題變得尤為重要。
    的頭像 發表于 08-04 15:08 ?949次閱讀
    新思科技網頁端虛擬原型工具的工作流程

    新思科技與三星深化合作加速AI和Multi-Die設計

    新思科技近日宣布,正與三星代工廠持續緊密合作,為先進邊緣AI、HPC和AI應用的下代設計提供強大支持。雙方合作助力共同客戶實現復雜設計的成功流片,并縮短設計周期。這些客戶可以借助適用于SF2P工藝
    的頭像 發表于 07-18 13:54 ?1018次閱讀

    震有科技出席一路國家云計算交流活動

    近日,來自南非、印度尼西亞、埃塞俄比亞、坦桑尼亞、蒙古、格林納達、埃及、塔吉克斯坦等國家的政府及企業代表團齊聚堂,圍繞云計算技術應用、數字化轉型及國際合作等議題展開深入探討。作為“一路”框架下的重要技術交流活動,本次活動旨
    的頭像 發表于 04-30 16:02 ?747次閱讀

    晶科能源發明專利獲評國家知識產權局“一路”優秀案例

    近日,國家知識產權局發布了中國在共建“一路”國家和地區發明專利優秀案例評選結果,晶科能源憑借在N型TOPCon技術領域的創新突破與全球化專利布局,成為唯獲評的光伏組件企業。其關鍵技術專利為“
    的頭像 發表于 04-29 11:35 ?877次閱讀

    一路”新能源發展新機遇:安科瑞電氣助力綠色能源互聯

    安科瑞銷售工程師馮東鋮 ?17821170233 在全球應對氣候變化與能源轉型的背景下,“一路”倡議正成為推動綠色能源國際合作的重要平臺。隨著沿線國家對清潔能源、智能電網、低碳基礎設施的需求激增
    的頭像 發表于 03-10 16:49 ?695次閱讀
    <b class='flag-5'>一</b>帶<b class='flag-5'>一路</b>”新能源發展新機遇:安科瑞電氣助力綠色能源互聯