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引言

半導體產業正面臨傳統芯片縮放方法遭遇基本限制的關鍵時刻。隨著人工智能和高性能計算應用對計算能力的需求呈指數級增長，業界已轉向多Chiplet異構集成作為解決方案。本文探討支持這一轉變的前沿互連技術，內容來自新加坡微電子研究院在2025年HIR年會上發表的研究成果[1]。

推動Chiplet集成的驅動力

生成式人工智能的持續增長對計算性能產生了巨大需求，系統性能大約每年需要翻倍才能達到澤級計算水平。傳統單片芯片設計由于良率限制、成本約束和半導體制造的物理邊界，已無法有效滿足這些要求。從芯片級縮放向封裝級縮放的轉變代表了業界對這些挑戰的回應，預計到2030年將在先進封裝內集成超過一萬億個晶體管。

向先進系統級封裝架構的演進從根本改變了計算系統的構建方式。現代設計不再依賴通過外部接口連接的單個大型芯片，而是將多個專用Chiplet集成到高密度Interposer上,同時配合堆疊式存儲器配置。這種方法能夠創建超大規模多Chiplet系統,作為加速計算平臺的構建模塊。封裝尺寸從傳統板級集成的10到100厘米范圍縮小到數十毫米,同時通過光電共封裝引擎實現超過50太比特每秒的帶寬。

圖1：計算性能如何驅動封裝系統縮放,從2021年的超過500億個晶體管擴展到2030年超過1萬億個晶體管,說明了由先進封裝驅動的系統縮放的未來發展路徑。

新加坡微電子研究院的先進封裝能力

新加坡微電子研究院成立于1991年,隸屬于新加坡科技研究局,已在半導體封裝創新領域占據領先地位。該研究院運營著總面積達8000平方米的大型潔凈室設施,配備300毫米晶圓先進封裝開發和光子集成專用設備。該設施為超過100家半導體價值鏈合作伙伴公司提供技術探索、原型開發和小批量生產服務。

圖2：微電子研究院的研究領域和設施,包括8000平方米的潔凈室空間,配備工業級工具用于300毫米晶圓的先進封裝和光子技術研發。

過去二十年間,該研究院通過50多個聯合項目推動互連技術路線圖發展,逐步將能力從基礎硅通孔技術提升到復雜的混合鍵合工藝。這一歷程始于2010年左右用于TSV Interposer的200毫米晶圓加工,到2015年演進為多芯片扇出晶圓級封裝,現在涵蓋300毫米精細間距再布線層、帶有堆疊封裝配置的多芯片扇出封裝,以及使用晶圓到晶圓和芯片到晶圓混合鍵合技術的300毫米3D集成線路。

圖3：微電子研究院先進封裝技術的發展歷程,從2005年的200毫米TSV Interposer,經過2010年的300毫米TSV生產線建立,到2015年的多芯片扇出演示,再到當前的300毫米精細間距再布線層和多芯片FOWLP,以及正在開發的300毫米3D集成線路使用混合鍵合技術。

高密度扇出Interposer的縮放挑戰

高密度扇出Interposer的開發需要在多個互連維度同時取得進展。微凸點間距已從30微米降至2025年的8微米,并且正在繼續向更精細的間距發展。再布線層線寬和間距同樣從2微米縮小到亞微米尺寸,到2024年需要7層或更多金屬層,目標是到2026年達到10層。通孔互連間距已從超過300微米降至100微米及以下。

圖4：高密度扇出Interposer互連縮放的全面路線圖,顯示了微凸點從30微米間距縮放到8微米間距,再布線層線寬/間距從2微米縮放到0.4微米,再布線層數從4層增加到10層,以及通孔互連從大于300微米間距縮小到小于100微米間距。

再布線層布線的縮放帶來顯著的制造挑戰。依賴光刻膠圖案化的傳統半加成工藝在多個金屬層累積時會遇到形貌限制,難以實現均勻的線寬并防止缺陷。光刻膠圖案化的聚合物介電層通孔在尺寸小于2微米時也會因尺寸限制和工藝變異而出現問題。

圖5：對比了傳統半加成工藝與先進聚合物鑲嵌工藝,說明鑲嵌方法如何通過等離子體刻蝕技術而非光刻圖案化實現可擴展的亞微米線寬和間距以及改進的通孔形成。

聚合物鑲嵌工藝是實現精細間距再布線層的關鍵技術。該方法不是通過電鍍和刻蝕來構建金屬特征,而是在介電材料中創建溝槽,保形沉積阻擋層和種子層,通過電鍍用銅填充溝槽,然后通過化學機械拋光平坦化表面。這種方法消除了形貌累積問題,并通過精確控制的等離子體刻蝕形成亞微米通孔,實現高良率制造所需的均勻通孔輪廓和最小線寬變化。

微凸點技術演進

隨著再布線層尺寸縮小,連接微凸點必須按比例縮放以保持對準容差和電氣性能。使用焊料回流工藝的傳統微凸點技術在小于15微米間距時遇到基本限制。焊料回流工藝可能導致凸點結構過度底切,引發可靠性問題。鍵合工藝產生的助焊劑殘留在精細間距下越來越難以清潔,可能損害長期可靠性。鍵合界面處金屬間化合物的生長必須仔細控制以防止脆性失效模式。

圖6：微凸點技術的發展以及在精細間距下出現的各種失效模式,包括8微米間距下的過度底切、助焊劑殘留污染以及15微米間距下的金屬間化合物生長。

先進微凸點工藝采用多項創新來應對這些挑戰。帶晶圓級底填料的熱壓鍵合通過在受控氣氛中鍵合完全消除助焊劑,防止污染問題。鎳鐵合金等新型阻擋材料相比傳統鎳阻擋層能更好地控制金屬間化合物生長。聚合物嵌入的平坦化凸點結構改善了高度均勻性并支持無助焊劑鍵合工藝。對于接近10微米及以下的間距,業界正在探索銅對銅直接熱壓鍵合作為基于焊料互連的替代方案,盡管這需要更嚴格的工藝控制和表面制備技術。

垂直集成的硅通孔技術

3D集成線路需要硅通孔在堆疊芯片或Chiplet之間建立垂直電氣連接。隨著設計師尋求最小化硅占用面積同時保持足夠的通孔深度以實現穩定的電氣性能,這些通孔的縱橫比持續增加。當前的開發工作目標是到2025年實現1×20微米的TSV尺寸,縱橫比超過15:1。

圖7：3D封裝的互連縮放路線圖,顯示TSV從10×100微米間距演進到1×20微米間距,以及混合鍵合從2.5微米間距演進到0.25微米間距。

圖8：高縱橫比TSV形成中遇到的關鍵工藝挑戰,包括物理氣相沉積的階梯覆蓋不良導致側壁和底部空洞、通孔開口處的懸垂造成的夾斷空洞,以及實現無空洞填充的優化工藝流程。

實現高縱橫比TSV的無空洞填充需要仔細優化每個工藝步驟。硅刻蝕工藝必須創建光滑的側壁并將扇形最小化,因為粗糙度會在后續工藝步驟中捕獲空洞。絕緣氧化物襯層的原子層沉積提供了高縱橫比所需的保形覆蓋,優于傳統化學氣相沉積的能力。阻擋層和種子金屬沉積同樣必須實現出色的保形性,以確保整個通孔深度的均勻電鍍。阻擋層和種子層的化學氣相沉積技術相比物理氣相沉積方法提供了顯著改進的階梯覆蓋,防止了圖中所示的夾斷和側壁空洞形成問題。

計量能力是TSV技術開發中一個經常被忽視但十分重要的方面。準確測量通孔深度、側壁輪廓以及填充通孔內的空洞形成需要先進的檢測技術,如橫截面掃描電子顯微鏡和聲學顯微鏡。隨著通孔尺寸縮小和縱橫比增加,這些計量挑戰加劇,需要在工藝開發的同時持續投資表征基礎設施。

晶圓到晶圓混合鍵合基礎

混合鍵合技術通過完全消除焊料并同時形成銅對銅金屬鍵合和介電層對介電層鍵合,實現最精細的互連間距。這種方法可以實現遠低于1微米的互連間距,當前在0.4微米間距下已有演示,開發路線圖延伸到2026年的0.25微米間距。該技術需要對表面平整度、清潔度和鍵合條件進行極高的控制。

圖9：3D封裝的完整互連縮放路線圖,包括TSV、晶圓到晶圓混合鍵合、芯片到晶圓混合鍵合以及堆疊技術的演進。

圖10：晶圓到晶圓混合鍵合工藝流程和關鍵挑戰,包括控制銅凹陷和介電層表面粗糙度的重要性、管理晶圓翹曲以實現精確對準、優化表面活化以獲得足夠的鍵合強度,以及實施用于銅凹陷、顆粒檢測和銅-銅界面空洞檢測的高分辨率計量。

混合鍵合工藝始于通過鑲嵌流程制備鍵合焊盤,在凹陷的介電層空腔中形成銅特征并通過化學機械拋光平坦化。關鍵挑戰在于對銅凹陷實現極其嚴格的控制,通常要求整個晶圓上的凹陷變化小于幾納米,同時保持亞納米級的介電層表面粗糙度。兩個晶圓表面都要經過等離子體活化處理以增強可鍵合性,在表面產生促進后續接觸時粘附的活性物質。

鍵合最初在室溫下以適度的施加力進行,足以啟動接觸并通過范德華力創建臨時鍵合。然后鍵合的晶圓對經歷大約400攝氏度的熱退火,在此過程中銅特征相互擴散形成永久金屬連接,同時介電材料形成共價鍵。這種兩階段工藝使得能夠在沒有高溫鍵合會產生的熱膨脹失配挑戰的情況下進行初始對準和附著。

應力工程在混合鍵合成功中發揮關鍵作用。必須通過仔細的材料選擇和工藝優化將晶圓翹曲最小化,以實現精細間距鍵合所需的亞微米對準精度。任何應力引起的翹曲都會產生跑偏誤差,即頂部和底部晶圓之間的對準向晶圓外圍退化,可能導致未對準失效和空洞。表面活化參數顯著影響最終鍵合強度,活化不足會導致界面薄弱容易分層,而過度活化可能導致表面粗糙化或不需要的材料去除。

保護層鍵合提高可靠性

混合鍵合技術的一項重要創新是在表面活化和鍵合之前在銅鍵合焊盤上沉積保護性金屬層。這種方法解決了傳統直接銅對銅混合鍵合中可能導致界面空洞形成和可靠性退化的幾個基本挑戰。

圖11：傳統晶圓到晶圓混合鍵合中可能形成的五種不同類型的界面空洞:阻擋層到介電層界面空洞由阻擋層尖峰引起、銅電偶腐蝕誘導的空洞、表面不均勻性導致的銅對銅空洞、銅對介電層空洞,以及熱膨脹系數失配應力誘導的介電層對介電層空洞。該圖還演示了保護層鍵合如何消除這些空洞形成機制,實現無空洞界面,這對于精細間距鍵合焊盤尤其重要。

保護層在增強鍵合質量方面具有多重功能。當不同金屬接觸電解質溶液時,保護層防止濕法清洗或活化工藝期間可能發生的銅電偶腐蝕。保護層充當阻擋層,防止化學機械拋光和鍵合之間的處理和加工過程中的氧化。保護層還為等離子體活化處理提供化學穩定性更高的表面,在不損壞底層銅的情況下實現更強的活化參數。隨著鍵合焊盤尺寸縮小到亞微米尺度,在整個鍵合界面上形成無空洞的緊密接觸變得越來越關鍵,因為即使小的空洞也占總鍵合面積的很大一部分。

芯片到晶圓混合鍵合技術

雖然晶圓到晶圓混合鍵合提供最精細的互連間距,但芯片到晶圓混合鍵合通過能夠將來自不同晶圓來源的已知良好芯片組裝到公共載體晶圓上,為異構集成提供了必要的靈活性。當前芯片到晶圓混合鍵合演示實現了6微米間距,開發目標是到2025年達到2.5微米間距,到2026年達到小于2微米間距。

圖12：3D封裝的完整互連縮放路線圖,包括晶圓到晶圓混合鍵合和芯片到晶圓混合鍵合的演進路徑。

圖13：完整的芯片到晶圓混合鍵合工藝流程,從芯片晶圓上的混合鍵合焊盤制作開始,應用保護層涂層,使用等離子體切割或背面研磨后機械切割進行芯片分離,將分離的芯片安裝在切割膠帶上并進行表面活化,最后使用優化的鍵合工具將芯片放置到基板晶圓上,隨后進行鍵合后退火。

芯片分離方法顯著影響芯片到晶圓鍵合良率。傳統機械切割可能引入邊緣崩裂和顆粒污染,干擾鍵合。先切割后研磨方法(在晶圓部分切割后涂覆保護性聚合物層,然后背面研磨至最終厚度)提供了更清潔的芯片邊緣和更少的顆粒產生。等離子體切割提供了更好的邊緣質量,損傷最小,盡管該工藝需要仔細優化以在不產生過度側壁粗糙度的情況下實現分離。自動光學檢測映射顯示,使用帶保護層的先切割后研磨流程時,機械切割和等離子體切割的顆粒性能相當,盡管等離子體切割產生更優越的邊緣形貌。

鍵合工具設計深刻影響芯片到晶圓混合鍵合的成功。使整個芯片同時接觸的平面鍵合工具經常在芯片中心捕獲空洞,因為鍵合界面的氣體無法逃逸。軟曲率鍵合工具通過從芯片中心開始接觸并逐漸向芯片邊緣建立鍵合來解決這一限制,允許捕獲的氣體從外圍逃逸。這種方法模擬了晶圓到晶圓鍵合中自然發生的鍵合波傳播,在整個芯片區域實現無空洞鍵合。表面活化、鍵合工具曲率、鍵合力和鍵合持續時間需要仔細協同優化以實現高良率芯片到晶圓混合鍵合工藝。

3D芯片堆疊架構

3D集成的最終表達形式涉及堆疊多個有源芯片層以創建高帶寬存儲器配置或邏輯加存儲器系統。當前演示使用面對面對背鍵合序列實現了四層晶圓堆疊,開發路線圖目標是到2025年通過晶圓級堆疊和芯片級堆疊方法實現12層以上。

圖14：使用混合鍵合的完整3D封裝互連縮放,包括堆疊技術從芯片到晶圓微凸點熱壓鍵合的16芯片堆疊,到晶圓到晶圓/芯片到晶圓混合鍵合的4芯片堆疊,再到目標的12芯片以上堆疊。

圖15：使用面對面對背融合和混合鍵合的晶圓堆疊工藝序列,通過包括邊緣修整的晶圓制備、面對面鍵合、晶圓減薄和背面加工、面對背鍵合以及額外減薄步驟的多個循環進行。該圖包括每個鍵合步驟后的聲學顯微鏡圖像,確認無空洞鍵合質量,以及顯示所得堆疊結構的橫截面掃描電子顯微鏡圖像和減薄后四個堆疊晶圓的光學圖像。

實現高良率晶圓堆疊必須解決幾個關鍵挑戰。隨著堆疊高度增加,翹曲控制變得越來越困難,每個鍵合和減薄循環累積的應力可能在后續鍵合步驟中導致對準誤差。切割和處理操作期間的邊緣崩裂可能損害鍵合界面或產生降低良率的顆粒。總厚度變化控制對于均勻的背面通孔露出至關重要,來自下層晶圓層的硅通孔必須在背面表面露出,厚度變化最小,以實現可靠的電接觸形成。背面圖案化的對準方案必須考慮無法通過不透明晶圓堆疊直接查看對準標記的問題,通常需要紅外成像或在正面加工期間制作背面對準標記。

芯片到晶圓混合鍵合支持使用芯片間隙填充的替代芯片堆疊方法。該方法將單個芯片組裝到載體晶圓上,沉積厚介電材料以填充芯片之間的間隙并封裝芯片邊緣,執行晶圓減薄和化學機械拋光以露出芯片背面并形成平坦表面,在露出的背面表面上制作混合鍵合焊盤,并重復芯片鍵合工藝以構建3D堆疊。這種方法在混合來自不同晶圓批次和尺寸的芯片方面具有優勢,通過使用已知良好芯片可能提高良率,盡管需要復雜的間隙填充工藝來實現后續鍵合步驟所需的平坦表面。

圖16：用于芯片間隙填充的芯片到晶圓芯片堆疊的工藝序列,顯示了帶混合鍵合焊盤的底部晶圓制備、芯片到晶圓混合鍵合、厚介電膜沉積以填充芯片間間隙、晶圓減薄和化學機械拋光以露出芯片表面、背面上的混合鍵合焊盤制備、重復芯片到晶圓混合鍵合以構建堆疊,以及用于板級連接的底部晶圓通孔露出和焊球附著。工藝流程圖顯示了通過迭代鍵合循環進行12芯片堆疊層的進展。

芯片間隙填充介電層加工

用于芯片間隙填充的介電材料和工藝顯著影響芯片到晶圓芯片堆疊的可行性。傳統間隙填充方法沉積超過芯片高度相當幅度的厚覆蓋層,以確保完全填充芯片間間隙。這會由于厚沉積膜中的應力而產生超過500微米的嚴重晶圓翹曲,使后續加工極具挑戰性。

圖17：對比了傳統覆蓋層沉積與保形復合堆疊沉積,傳統覆蓋層沉積產生厚覆蓋層和超過500微米的翹曲,而保形復合堆疊沉積將翹曲降低到大約100微米。該圖顯示了復合堆疊方法如何最小化所需的背面研磨和化學機械拋光,通過針對硅和氧化物材料的優化雙化學機械拋光工藝實現無劃痕的氧化物表面。

保形復合堆疊沉積方法沉積具有經過仔細設計厚度的不同介電材料的交替層,以最小化應力累積。通過以具有補償應力特性的多個薄層構建間隙填充材料,與單層沉積相比,總翹曲可以減少五倍。這極大地改善了后續背面研磨和化學機械拋光步驟的可行性。背面研磨工藝去除大部分多余的硅基板材料,而化學機械拋光提供鍵合所需的最終平坦化和表面光潔度。針對硅和氧化物材料優化的單獨拋光步驟防止了背面研磨劃痕和界面損傷,否則會損害鍵合良率。

光電共封裝集成

先進計算系統的帶寬需求越來越超出單獨電氣互連的能力。光電共封裝技術將光子器件直接集成到封裝中,實現達到多太比特每秒的光通信帶寬,同時降低功耗并減少與外部光模塊相比的延遲。扇出封裝為光電共封裝集成提供了有吸引力的平臺,提供設計靈活性以及共同集成電氣和光學輸入輸出功能的能力。

圖18：全面的基于扇出的光電共封裝平臺架構,顯示了電集成線路與封裝基板上的光電子集成芯片的集成。該圖突出了關鍵技術要素,包括支持光電共封裝的各種間距選項的穿封裝通孔、用于封裝測試的垂直耦合方法、用于光信號產生和傳輸的激光二極管和波導集成、用于將光學輸入輸出集成到扇出封裝中的邊緣耦合、晶圓級的射頻和光學測試能力、支持400吉比特每通道操作的高達120吉赫茲的高速互連設計、解決散熱需求的熱管理解決方案、翹曲和可靠性分析方法,以及用于800吉比特光引擎的制造和Assembly工藝,聚合帶寬超過1.6太比特每秒。

兩種不同的光電共封裝架構滿足不同的帶寬需求。基于扇出的方法在電氣和光電子集成芯片之間使用微凸點互連,實現相對較低的寄生電容,支持6.4到12.8太比特每秒的光引擎帶寬。互連可以以每通道200吉比特每秒運行,能效約為每比特5皮焦。穿玻璃通孔通過中等密度的封裝基板提供垂直電氣連接,支持邊緣耦合和垂直耦合光學接口。

基于混合鍵合的光電共封裝通過電氣和光電子集成芯片之間的直接銅對銅互連提供更高的性能。混合鍵合實現的極低寄生電容支持25.6太比特每秒及以上的光引擎帶寬,互連能夠以每通道400吉比特每秒運行,能效約為每比特2皮焦。混合鍵合互連還可以支持并行芯片到芯片接口,如以每比特約1皮焦的能效運行在32或64吉比特每秒的通用Chiplet互連快速標準。高密度穿介電通孔在該架構中提供垂直電氣連接,同樣支持邊緣和垂直光學耦合配置。

圖19：對比了基于扇出的光電共封裝和基于混合鍵合的光電共封裝平臺,顯示了基于扇出的方法使用微凸點實現6.4到12.8太比特每秒的光引擎帶寬,而基于混合鍵合的方法實現25.6太比特每秒及以上的帶寬。

向晶圓級集成的封裝縮放

人工智能和高性能計算應用的封裝縮放軌跡指向越來越大的多Chiplet系統,接近晶圓級尺寸。歷史封裝集成了1倍reticle尺寸與3個Chiplet,演進到大約3倍reticle尺寸與12個Chiplet,到2026年在85毫米封裝中發展到6倍reticle尺寸與24個Chiplet。未來架構設想完整的300毫米晶圓級集成,超過100個Chiplet,在晶圓外圍周圍分布電氣和光學輸入輸出能力。

圖20：追溯了從過去的單reticle封裝通過當前的多reticle封裝到未來晶圓上系統架構的演進,說明了從3個Chiplet到12個Chiplet到24個Chiplet,最終在全晶圓級Interposer上集成超過100個Chiplet并配備分布式光學輸入輸出引擎的進展。

實現晶圓級集成需要解決精細間距多層再布線層布線的多reticle拼接問題。光刻工具的視場尺寸有限,對于先進封裝應用通常在26×33毫米范圍內。對全晶圓級Interposer進行圖案化需要以亞微米精度拼接來自多個reticle視場的曝光,以確保互連線在視場邊界保持連續性。這種拼接挑戰延伸到再布線層堆疊中的所有金屬層,需要仔細控制層間疊加精度以及單層內的疊加精度。

翹曲控制在晶圓尺度上變得更加關鍵,因為加工和操作期間的溫度變化會導致差異熱膨脹,從而引起應力累積。集成具有不同熱膨脹系數的多個異構Chiplet加劇了這一挑戰。可能需要先進的熱管理解決方案,包括集成冷卻通道和熱電器件,以在大型多Chiplet系統中保持可接受的溫度均勻性。分布在封裝外圍的光引擎提供將晶圓級封裝連接到外部系統所需的大規模通信帶寬,同時避免長電氣互連的功耗和信號完整性限制。

技術平臺的多樣性

新加坡微電子研究院提供廣泛的先進封裝平臺,具有多種集成選項,靈活地實現合作伙伴的創新封裝架構。這些平臺涵蓋從高密度扇出晶圓級封裝到再布線層優先扇出封裝,從被動Interposer到有源Interposer,從光子Interposer到晶圓到晶圓混合鍵合和芯片到晶圓混合鍵合,以及各種專用配置如封裝天線、多芯片系統級封裝和光電共封裝。

圖21：IME提供的全面先進封裝平臺組合,包括高密度扇出晶圓級封裝、模塑優先扇出晶圓級封裝、再布線層優先扇出晶圓級封裝、2.5D封裝配置(被動Interposer、有源Interposer、光子Interposer)、3D集成線路技術(晶圓到晶圓混合鍵合、芯片到晶圓混合鍵合、芯片到晶圓微凸點),以及各種專用應用如封裝天線、多芯片系統級封裝、光電共封裝、高密度扇出系統級封裝/堆疊封裝、帶橋接芯片的扇出Interposer和扇出Interposer。

每個平臺都針對特定的應用需求和性能要求進行了優化。高密度扇出晶圓級封裝提供精細間距互連和緊湊外形,適用于移動和消費應用。再布線層優先方法在布線密度和設計靈活性方面提供優勢,適合復雜的多芯片集成。被動和有源Interposer支持高性能計算和人工智能應用中常見的高帶寬芯片到芯片通信。光子Interposer集成了光波導和耦合結構,用于光電共封裝應用。混合鍵合技術實現最密集的垂直互連,用于存儲器堆疊和高性能3D集成。

這種平臺多樣性使合作伙伴能夠選擇最適合其特定產品要求的技術,或組合多種技術以創建針對其應用優化的定制解決方案。該研究院的專業知識涵蓋整個集成堆棧,從基礎材料和工藝開發到封裝設計、仿真、制造、測試和可靠性驗證,提供完整的開發支持。

結語

多Chiplet異構集成為半導體產業提供了滿足人工智能和高性能計算應用不斷增長性能需求的路徑。基于Chiplet的架構的成功從根本上取決于連接Chiplet的互連技術的密度和性能。本文探討了新加坡微電子研究院正在開發的全面互連技術套件,涵蓋具有嵌入式精細間距互連的2.5D Interposer、使用晶圓到晶圓和芯片到晶圓混合鍵合的3D集成Chiplet,以及用于帶寬縮放的光電共封裝引擎。該研究院提供重要的技術探索和原型開發能力,加速追求先進封裝解決方案的業界合作伙伴的上市時間。微凸點、再布線層、硅通孔和混合鍵合互連的協同縮放繼續推動集成密度的邊界,同時應對翹曲控制、表面制備、無空洞鍵合和多reticle拼接的制造挑戰。這些技術平臺提供靈活的集成選項,可適應不同的合作伙伴需求,實現創新封裝架構,提供下一代計算系統所需的功率、性能、外形和成本特性。

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