隨著摩爾定律的逐漸失效，縮小芯片尺寸的挑戰(zhàn)日益艱巨。但隨著新工藝和技術(shù)接連涌現(xiàn)，芯片設(shè)計(jì)規(guī)模仍在持續(xù)拓展。其中一種方式就是采用3DIC，它將硅晶圓或裸晶垂直堆疊到同一個(gè)封裝器件中，從而帶來性能、功耗和面積優(yōu)勢(shì)。由于它能夠同時(shí)實(shí)現(xiàn)極端、異構(gòu)和同構(gòu)的集成，3DIC適合支持計(jì)算密集型工作負(fù)載，并提供了 2D 架構(gòu)所不具備的密集性和可擴(kuò)展性。

3DIC設(shè)計(jì)面臨哪些挑戰(zhàn)？

3DIC給AI、5G、數(shù)據(jù)中心、大型網(wǎng)絡(luò)系統(tǒng)、高性能計(jì)算等領(lǐng)域帶來變革的同時(shí)，也面臨著不少挑戰(zhàn)。從2D架構(gòu)升級(jí)為3D架構(gòu)，設(shè)計(jì)人員往往習(xí)慣于沿用自己熟悉的一套既定方法、工具和工作流來開發(fā) SoC。這種思維定式導(dǎo)致設(shè)計(jì)人員在高度碎片化的環(huán)境中創(chuàng)建2.5D和3DIC設(shè)計(jì)，其中充斥著大量單點(diǎn)工具解決方案。目前，設(shè)計(jì)人員依然只能執(zhí)行以人工操作為主的評(píng)估，由于缺乏綜合性的分析和反饋，這項(xiàng)任務(wù)既繁瑣又易出錯(cuò)。

另一項(xiàng)挑戰(zhàn)在于，在整個(gè)設(shè)計(jì)流程中，各參與團(tuán)隊(duì)的工作流效率和效力，這涉及架構(gòu)、設(shè)計(jì)、實(shí)施、IP創(chuàng)建/集成、封裝等團(tuán)隊(duì)。比如，在以往的2D環(huán)境中，將完成的芯片級(jí)設(shè)計(jì)轉(zhuǎn)交給封裝團(tuán)隊(duì)，這是一個(gè)相對(duì)簡(jiǎn)單的步驟。然而對(duì)于3DIC而言，這一環(huán)節(jié)有更多的反復(fù)，因?yàn)榈贸龅脑O(shè)計(jì)可能達(dá)不到更加嚴(yán)格的封裝要求。

擁有超高收斂性環(huán)境的一體化3D設(shè)計(jì)應(yīng)運(yùn)而生

現(xiàn)有的各種單點(diǎn)工具只能解決復(fù)雜的3DIC設(shè)計(jì)中細(xì)枝末節(jié)的難題，更加高效的解決方案是采用統(tǒng)一的平臺(tái)，將系統(tǒng)級(jí)信號(hào)、功耗和散熱分析集成到同一套緊密結(jié)合的解決方案中。

新思科技通過3DIC Compiler為多裸晶片集成提供了統(tǒng)一的平臺(tái)，為3D可視化、路徑、探索、設(shè)計(jì)、實(shí)現(xiàn)、驗(yàn)證及簽核提供了一體化的超高收斂性環(huán)境。該平臺(tái)建立在新思科技Fusion Design Platform高度可擴(kuò)展的通用數(shù)據(jù)模型之上。該平臺(tái)在提高效率的同時(shí)，還可以擴(kuò)展容量和性能，以支持實(shí)現(xiàn)數(shù)十億個(gè)裸晶間互連。該平臺(tái)提供全套自動(dòng)化功能的同時(shí)，還具備電源完整性、注重優(yōu)化散熱和降噪，從而減少迭代次數(shù)。

3DIC Compiler可以讓用戶切實(shí)體驗(yàn)到裸晶芯片在先進(jìn)節(jié)點(diǎn)表現(xiàn)的巨大設(shè)計(jì)生產(chǎn)力優(yōu)勢(shì)，周轉(zhuǎn)時(shí)間從幾個(gè)月縮短為僅僅幾小時(shí)。此外，新思科技與Ansys達(dá)成合作，以 Ansys芯片封裝協(xié)同仿真工具為3DIC Compiler提供內(nèi)部設(shè)計(jì)支持，從而提供全面的信號(hào)和電源完整性分析。

原文標(biāo)題：為解決3DIC芯片設(shè)計(jì)難題，3DIC Compiler應(yīng)運(yùn)而生！

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