來源：新思科技

重點

● 半導體市場日益增長的需求推動最先進芯片制造的發展

● 新思科技與TSMC開展廣泛合作，利用新思科技全流程數字和定制設計平臺，有效發揮TSMC 3nm制造技術（N3）的PPA（功耗、性能和面積）優勢，同時加快產品上市時間

● 新思科技進一步強化關鍵產品，以支持TSMC N3制造的進階要求

新思科技（Synopsys）近日宣布，其數字和定制設計平臺已獲得TSMC 3nm制造技術驗證。此次驗證基于TSMC的最新設計參考手冊（DRM）和工藝設計工具包（PDK），是經過廣泛合作與嚴格驗證的結果。該驗證旨在提供設計解決方案，在獲得優化PPA性能的同時加快新一代設計的進程。

“我們與新思科技多年的合作成果顯著，新思科技基于TSMC先進制造的平臺解決方案協助我們的客戶實現芯片創新，利用TSMC N3制造技術顯著降低芯片功耗、提升芯片性能，并加速新產品上市的時間。對新思科技設計解決方案進行驗證使我們的共同客戶能夠基于TSMC N3制造完成芯片設計，實現PPA優化。”

—— Suk Lee

設計基礎設施管理部門資深部長

TSMC

通過與TSMC密切合作，新思科技開發了一系列關鍵的功能和新技術，從而確保從綜合、布局布線到時序和物理簽核在TSMC N3制造實現全流程一致性。新思科技的Fusion Compiler? RTL-to-GDSII解決方案和IC Compiler? II布局布線解決方案全面支持TSMC N3制造。新思科技的Design Compiler? NXT綜合解決方案得到增強，讓開發者能夠充分利用TSMC N3技術優勢，獲得高質量的設計結果（QoR），并利用高精度的全新電阻和電容估計方法實現與IC Compiler? II布局布線解決方案關聯的一致性。PrimeTime? 簽核解決方案支持Advanced Mulit-input Switching（MIS），以實現準確的時序分析和簽核收斂。此外，Design Compiler NXT支持TSMC N3制造多種工藝，以實現高性能計算和移動芯片設計。

根據TSMC N3制造技術特點，新思科技進一步增強了支持引腳密度感知布局和全局布線建模的數字設計平臺，以實現更好的標準單元引腳布線收斂；協同單元放置檢查和優化（CLO），以實現更快的時序收斂；通過新的單元映射（單元密度）基礎架構，最大化利用空余空間來改善PPA；并通過自動生成過孔支柱（Via Pillar）和部分平行布線實現互連優化，以實現高性能設計；優化功耗感知混合驅動強度多位觸發器（MBFF），以實現低功耗設計。

在新思科技定制的設計平臺中增強了Custom Compiler的功能，以加快實現N3模擬芯片設計。這些功能增強是與N3早期用戶（包括DesignWare ? IP團隊）共同開發并驗證的，可減少新設計規則和其他N3技術要求所需的工作量。新思科技HS PIC E?、FineSim?和CustomSim?仿真 解決方案有助于縮短基于TSMC N3制造技術芯片設計的時間，并為TSMC N3電路仿真和可靠性要求提供簽核覆蓋。

“通過與TSMC合作，為其先進的N3制造技術提供高度差異化的解決方案，使客戶更有信心開始設計日益復雜的芯片，并使開發者能夠充分利用先進EUV制造顯著改進PPA，加快其差異化芯片的創新。”

—— Charles Matar

設計部門系統解決方案和生態系統支持

高級副總裁

新思科技

新思科技的N3技術制造文件可從TSMC獲取。新思科技設計平臺的關鍵產品獲得了以下認證：

數字設計解決方案

● Fusion Compiler和IC Compiler II布局布線解決方案

簽核平臺

● PrimeTime時序簽核

● PrimePower功耗簽核

● StarRC?提取簽核

● IC Validator物理簽核

● NanoTime定制時序簽核

● ESP-CV定制功能驗證

● QuickCap? NX寄生參數場解算器

SPICE仿真和定制設計

● HSPICE，CustomSim和FineSim仿真解決方案

● CustomSim可靠性分析

● Custom Compiler?定制設計

責任編輯：haq