關(guān)不掉的晶體管

　　在沒有外部電場的情況下，這成對的電子和電洞因靜電力平衡會再度中和掉對方而消失；但是當有外部電場（源極有電壓的時候）時，這些隨機產(chǎn)生的電子就會變成額外的導(dǎo)電品，使得晶體管永遠關(guān)不起來。原本我們希望閘極在拉高電位一到飽和態(tài)后，晶體管就可以把源極的輸出降到零，現(xiàn)在辦不到了？這就叫做關(guān)閉態(tài)的漏電流。就算我們不加入雜質(zhì)讓能障變小，當閘極電壓小于汲極電壓太多時，這個能障一樣會變小，在30nm以下的晶體管中產(chǎn)生漏電流的比例就會遠高于過去90nm或120nm的晶體管了。

　　▲關(guān)不起來的電壓

　　閘極太短的漏電流

▲閘極過短導(dǎo)致的漏電

　　在上圖中，我們又看到了另一種漏電流的產(chǎn)生原因，當我們的電場施加于3個極時，我們可以看到因靜電力之故，某些區(qū)域的電子、電洞都飄往源極以及汲極，并且閘極為了形成通道也會吸取中間部位大多的電子、電洞聚集到通道，這些被吸走電洞、電子的區(qū)域形成了空乏區(qū)，這空乏區(qū)沒什么能障，原本也沒什么作用，但是若是閘極通道很短就好玩了。

　　我們看到圖中的汲極到源極之間除了通道外全部被空乏區(qū)連起來了，任何不小心落入這空乏區(qū)的電荷都會被來自汲極的電場用力一推，就往源極跑出去了！（額外不受控制的電流輸出，又是一個漏電的來源）

　　推動力不足也可能是因為形成通道的電荷量就是不夠，造成通道太薄太小，如果我們使用增加晶體管寬度的方法解決這種問題，就會造成制造成本升高，但是如果增加通道形成區(qū)附近的雜質(zhì)，又會漏電。所以最好的方法恐怕只有換一個晶體管結(jié)構(gòu)了！

　　寄生電容

　　由于材料介接的影響，對于高頻訊號來說，原本良好的導(dǎo)體其實訊號跑起來并沒這么良好。會跑出訊號經(jīng)過電容器一般的濾波效應(yīng)，讓訊號變差，但是我們明明沒有在導(dǎo)體上面放電容器，這個電容效應(yīng)是導(dǎo)體自發(fā)的物理現(xiàn)象，所以我們叫它寄生電容。

　　本征電子

　　就如同高中提到的酸堿平衡一樣，水的成分是氧化氫，但是就算是純水，其中也會固定解離出等量的氫離子和氫氧根離子。我們在材料中放進雜質(zhì)以利產(chǎn)生電洞時，也會因熱效應(yīng)而產(chǎn)生一些等量的電子和電洞，但是他們出現(xiàn)一下子就又會結(jié)合在一起了，就好像情人暫時分手但是馬上又復(fù)合一樣。而當某一對分手的電子電洞復(fù)合的時候，又會有另一對分手，所以材料中永遠會有一些自由電子，這叫本征電子（洞）。

　　丟掉平面，來個3D 吧

　　老實說3D制程在Intel發(fā)表Tr i-Gate 前，臺積電早就公開了FinFET。而且這二者長得還很像！1999年前臺積電技術(shù)長胡正明先生在一篇論文中就提到：為了解決短閘極元件大量漏電問題，他創(chuàng)造了一種全新的超薄立體結(jié)構(gòu)。現(xiàn)在我們就先來看看新店臺雞店新竹臺積電公司的FinFET結(jié)構(gòu)吧。

　　有別于以往埋在井里的汲極與源極，這會兒大家可都浮在水面上了，這樣子的做法從一開始就很適合做成SOI（因為3個極都可以放在一層不導(dǎo)電的氧化物上），先天上漏電流就少了。對現(xiàn)有晶圓廠最大的好處是，材料和制程機乎都不用換就可以做到。

　　而通道呢？就是連接在汲極和源極中間那一根細細的東西，就像連結(jié)2棟建物的走廊一樣，據(jù)說它長得像魚鰭所以叫FinFET（鰭式場效晶體管），還好當年不是***水電工取名，不然一定叫走廊晶體管或者是啞鈴晶體管，當然串燒晶體管也很符合??。

　　大家一定覺得奇怪，為什么這會通道變成了長相有如電線的東西呢？事實上它的功能和傳導(dǎo)方式真的和電線一樣呀！基本上它就是電子的走廊。傳統(tǒng)晶體管的通道反正就是薄薄一層，你把它攤平了也只有那一點點可以導(dǎo)電，把它折起來立起來也一樣可以導(dǎo)電。所以我們觀察Fin的剖面圖就可以發(fā)現(xiàn)，通道形成原理是一樣的，只是形狀變了，和閘極的相對位置也不一樣了，這有什么好處呢？

▲臺積電FinFET結(jié)構(gòu)圖

　　據(jù)說FinFET會減少許多剛才提到的通道形成問題，所以漏電流或關(guān)不起來的情況就會大幅改善。很巧的是在最近一次會議中水電工巧遇胡博士，聽他解釋當年為何發(fā)明這種結(jié)構(gòu)的幾個原因：

　　第一就是平面型晶體管如同水電工之前所說的，可以漏電的地方太多了，因為閘極只能控制靠近它的電子流，離它很遠的就鞭長莫及了，而且這些現(xiàn)象在30nm以下都非常明顯，根本不能用。

　　第二就是導(dǎo)通電壓Vt的問題，Vt太大的元件在現(xiàn)有超低電壓芯片上是不受歡迎的，要降低Vt的方法就像前面所說的，要在通道形成部位（閘極下方）打入雜質(zhì)，同時解決短通道效應(yīng)，一舉兩得。不過在閘極短到30nm以下時，這種做法會讓Vt變得飄忽不定，氣死芯片設(shè)計者，只好換個方式做看看。

　　增加晶體管面積

　　原本想要增加推動力就必需要增加晶體管面積，現(xiàn)在我們多了個方向可以長??就是往上走！除了可以增加這個走廊的數(shù)目之外，單一一個走廊的導(dǎo)電容量可以藉由拉高走廊的高度而大幅增加。參考附圖所示，實際有效通道截面積= （ 2*走廊高度＋走廊寬度）*通道厚度。

　　當然實際上高度還是有點限制的，這要考量到寄生閘極電容量的問題。不過在邏輯運算線路中，如果沒有很麻煩的下一級要推動，這種晶體管可以在使用比過去還少20～30％的面積下就達成同樣的推動力。所以長太高而出事的情況理論上是不會遇到的。