芯片設計進階—門控時鐘

芯片功耗組成中，有高達40%甚至更多是由時鐘樹消耗掉的。這個結果的原因也很直觀，因為這些時鐘樹在系統中具有最高的切換頻率，而且有很多時鐘buffer，而且為了最小化時鐘延時，它們通常具有很高的驅動強度。此外，即使輸入和輸出保持不變，接收時鐘的觸發器也會消耗一定的功耗。而且這些功耗主要是動態功耗。

那么減少時鐘網絡的功耗消耗，最直接的辦法就是如果不需要時鐘的時候，就把時鐘關掉。這種方法就是大家熟悉的門控時鐘：clock gating。(大家電路圖中看到的CG cell就是門控時鐘了)。

1 門控時鐘的結構

1.1 與門門控

如果讓我們設計一個門控時鐘的電路，我們會怎么設計呢？最直接的方法，不需要時鐘的時候關掉時鐘，這就是與操作，我們只需要把enable和CLK進行“與”操作不就行了么，電路圖如下：

這種直接將控制EN信號和時鐘CLK進行與操作完成門控的方式，可以完成EN為0時，時鐘被關掉。但是同時帶來另外一個很大的問題：毛刺

如上圖所示，EN是不受控制的，隨時可能跳變，這樣純組合輸出GCLK就完全可能會有毛刺產生。時鐘信號上產生毛刺是很危險的。實際中，這種直接與門的方式基本不會被采樣。

所以我們需要改進電路，為了使門控時鐘不產生毛刺，我們必須對EN信號進行處理，使其在CLK的高低電平期間保持不變，或者說EN的變化就是以CLK為基準的。

1 很自然的我們會想到觸發器，只要把EN用CLK寄存一下，那么輸出就是以CLK為基準的；

2 其實還有一種辦法是鎖存器，把EN用鎖存器鎖存的輸出，也是以CLK為基準的。

1.2 鎖存門控

我們先看一下第二種電路，增加鎖存器的電路如下：

對應的時序如下：

可以看到，只有在CLK為高的時候，GCLK才可能會輸出高，這樣就能消除EN帶來的毛刺。這是因為D鎖存器是電平觸發，在clk=1時，數據通過D鎖存器流到了Q；在Clk=0時，Q保持原來的值不變。

雖然達到了我們消除毛刺的目的，但是這個電路還有兩個缺點：

1如果在電路中，鎖存器與與門相隔很遠，到達鎖存器的時鐘與到達與門的時鐘有較大的延遲差別，則仍會出現毛刺。

2 如果在電路中，時鐘使能信號距離鎖存器很近，可能會不滿足鎖存器的建立時間，會造成鎖存器輸出出現亞穩態。

如下圖分析所示：

上述的右上圖中，B點的時鐘比A時鐘遲到，并且Skew > delay，這種情況下，產生了毛刺。為了消除毛刺，要控制Clock Skew，使它滿足Skew >Latch delay（也就是鎖存器的clk-q的延時）。上述的右下圖中，B點的時鐘比A時鐘早到，并且|Skew| > ENsetup 一 (D->Q)，這種情況下，也產生了毛刺。為了消除毛刺，要控制Clock Skew，使它滿足|Skew|< ENsetup一(D->Q)。

1.3 寄存門控

如1.1中提到的，我們還有另外的解決辦法，就是用寄存器來寄存EN信號再與上CLK得到GCLK，電路圖如下所示：

時序如下所示：

由于DFF輸出會delay一個周期，所以除非CLKB上升沿提前CLKA很多，快半個周期，才會出現毛刺，而這種情況一般很難發生。但是，這種情況CLKB比CLKA遲到，是不會出現毛刺的。

當然，如果第一個D觸發器不能滿足setup時間，還是有可能產生亞穩態。

1.4 門控時鐘結構選擇

那么到底采用哪一種門控時鐘的結構呢？是鎖存結構還是寄存結構呢？通過分析，我們大概會選擇寄存器結構的門控時鐘，這種結構比鎖存器結構的問題要少，只需要滿足寄存器的建立時間就不會出現問題。

那么實際中是這樣么？答案恰恰相反，SOC芯片設計中使用最多的卻是鎖存結構的門控時鐘。

原因是:在實際的SOC芯片中，要使用大量的門控時鐘單元。所以通常會把門控時鐘做出一個標準單元，由工藝廠商提供。那么鎖存器結構中線延時帶來的問題就不存在了，因為是做成一個單元，線延時是可控和不變的。而且也可以通過挑選鎖存器和增加延時，總是能滿足鎖存器的建立時間，這樣通過工藝廠預先把門控時鐘做出標準單元，這些問題都解決了。

那么用寄存器結構也可以達到這種效果，為什么不用寄存器結構呢？那是因為面積！一個DFF是由兩個D鎖存器組成的，采樣D鎖存器組成門控時鐘單元，可以節省一個鎖存器的面積。當大量的門控時鐘插入到SOC芯片中時，這個節省的面積就相當可觀了。

所以，我們在工藝庫中看到的標準門控時鐘單元就是鎖存結構了：