ADC靜態(tài)測試的方法已研究多年，國際上已有標準的測試方法，但靜態(tài)測試不能反映ADC的動態(tài)特性，因此有必要研究動態(tài)測試方法?動態(tài)特性包括很多，如信噪比（SNR）?信號與噪聲+失真之比（SINAD）?總諧波失真（THD）?無雜散動態(tài)范圍（SFDR）?雙音互調失真（TTIMD）等?本文討論了利用數(shù)字方法對ADC的信噪比進行測試，計算出有效位數(shù)，并通過測試證明了提高采樣頻率能改善SNR，相當于提高了ADC的有效位數(shù)?在本系統(tǒng)中使用了AD9224，它是12bit?40MSPS?單5V供電的流水線型低功耗ADC?

　　1.SOC 測試的復雜性

　　隨著設計與制造技術的發(fā)展，集成電路設計從晶體管的集成發(fā)展到邏輯門的 集成，現(xiàn)在又發(fā)展到IP 的集成。近年來已發(fā)展到系統(tǒng)級芯片階段，SOC 設計技 術成為設計的熱點之一。SOC 的設計模式不同于以往大規(guī)模集成電路的垂直設計 模式。它的設計模式是水平的，也就是SOC 集成商選擇不同廠商提供的IP 核來 構建芯片系統(tǒng)。這種水平設計模式一方面縮短了SOC 設計周期，另一方面卻使 SOC 測試面臨巨大挑戰(zhàn)。IP 核的多樣性帶來測試的復雜性，就IP 核的設計形式 而言，有軟核、固核、硬核三種；就電路類型而言，有數(shù)字邏輯核、存儲器核、 模擬/混合核；就功能而言，有處理器核、DSP 核、多媒體核等；就電路可測試 性設計方法而言，有內建自測試（Built-in-Self-Test，BIST），掃描測試、邊 界掃描測試、測試點插入等；就時鐘而言，有處理器核和DSP 核等需要高頻時鐘 的IP 核，也有外設控制器等只需要低頻時鐘的IP 核。SOC 的測試必須考慮對多 樣性的支持。測試資源是有限的，外部測試設備所能提供的測試通道數(shù)，ATE （Automatic Test Equipment）的測試通道深度和測試時間以及模擬測試部件都 是“稀缺資源”。因而SOC 的測試必須考慮所有與此有關的細節(jié)。

　　2.基于IP 核的SOC 中ADC 的測試技術

　　2.1 模擬/混合電路的IP 核測試

　　模擬/混合電路核的測試技術還很不成熟，在數(shù)字邏輯電路中廣泛應用的測 試向量自動生成技術（Automatic Test Pattern Generation， ATPG）不能簡單 移植應用于模擬電路。這是因為：第一，模擬電路波形的時間和取值都是連續(xù)的， 電路功能依賴于電路拓撲結構和元件的參數(shù)值，電路參數(shù)動態(tài)范圍大，難以建立 故障模型；第二，模擬信號是連續(xù)量，無論是從原始輸入傳遞測試激勵，還是從 被測電路傳出測試響應，在傳輸過程中，這些值都有可能被改變；第三，同樣由 于模擬信號的連續(xù)性，測量誤差容易導致誤判。為了提高電路的可測性，為了提 高電路的可測性，常采用三種技術：第一，功能結構重組，此方法是利用電路的 功能結構經過重組而與正常工作模式不同，利用輸出信號判別電路是否發(fā)生錯 誤。典型的方法為晶振測試，即產生某種頻率的振蕩信號，故障電路會改變此振 蕩信號的頻率，通過監(jiān)測信號頻率的變化，觀測到錯誤。第二，插入測試點，例 如在電路中增加電流傳感器，有錯誤的電路會改變電流大小，從而觀測到錯誤。 第三，進行數(shù)模/模數(shù)轉換，即在芯片設計中加入模數(shù)轉換器和數(shù)模轉換器，把 待測電路的模擬輸出信號變成數(shù)字信號，把待測電路的數(shù)字輸入信號變成模擬信 號，從而實現(xiàn)激勵和響應的傳播。

　　2.2 ADC 的測試方法

　　2.2.1 測試適配器設計技術

　　測試適配器是芯片與測試機連接的關鍵，在設計中特別注意布局布線的方 法，盡可能的減小噪聲的引入：ADC 界于模擬電路和數(shù)字電路之間，且通常被劃 歸為模擬電路，為減小數(shù)字電路的干擾，在芯片內部都將模擬電路和數(shù)字電路分 開布局；進行測試時為減小信號線上的分布電阻、電容和電感，盡量縮短導線長 度和增大導線之間的距離；為減小電源線和地線的阻抗，盡量增大電源線和地線 的寬度，或采用電源平面、地平面。同樣的，模擬電路的接地層，也要和數(shù)字電 路的接地層分開，并考慮阻抗匹配，如果是差分輸入，要考慮差分對的布線方法， 這樣測試出ADC 的動態(tài)參數(shù)和靜態(tài)參數(shù)才比較理想。

　　2.2.2 測試實例

　　2.2.2.1 器件特性

　　本文測試芯片為一款帶有一個10bit 高速AD 轉換器模塊的SOC 芯片，其中 ADC 模塊的特征描述如下：

　　1） 電源4 組，模擬電源1，2（3.3V，1.8V）。

　　2） 具有一對差分輸入，共模電壓為1.5V，Vp-p 為1V。

　　3） 數(shù)字時鐘頻率50MHZ，采樣頻率25MHZ，輸入波頻率2MHZ～36MHZ。

　　此ADC 的測試，選用Agilent 的SOC 93000 測試系統(tǒng)。由于芯片有一對差分 輸入，共模電壓為1.5 V，Vp－p 為1V， 這意味著模擬輸入電壓范圍是1～2V。 這樣模擬輸入精度就是：

　　為了能測試這樣精度的芯片，我們需要輸入更高精度的模擬電壓。此次測 試時輸入的模擬電壓精度為：

　　在測試中為了產生如此高精度的模擬電壓信號（電壓精度為200μV 左右）， 使用了roadband High Speed AWG （500MHZ Sample/s 12-bit）測試硬件。AWG 的具體性能指標見表1。