在130nm工藝節點之后出現了一些減少熱量、全面改進平面晶體管的技術，以繼續跟上摩爾定律的要求。在90nm工藝上，業界開始采用低介電常數絕緣體來改進開關，而65nm和40nm節點則推出了強化硅（stressed silicon）等進一步的技術改進。在28nm工藝節點上，業界開始采用高介電層金屬閘。賽靈思采用臺積電的28nm HPL（高性能低功耗）工藝，實現了性能和功耗的理想結合，也使得賽靈思在這個工藝節點上領先競爭對手整整一代的水平。

由于高介電層金屬閘以及雙重曝光等一系列更精湛的制造步驟，平面晶體管工藝也適用于20nm工藝節點。20nm工藝節點在功耗和性能方面都具有顯著的優勢，不過由于精湛的制造技術可以確保芯片的完整性，因此成本增加的并不多。

在很大程度上由于加州大學伯克利分校Chenming Hu教授按照DARPA合同開展的出色的研究工作的原因，20nm工藝技術可能是平面晶體管技術發展的最后高潮（至少在今天看來如此），因為現在業界正在向FinFET方向發展。

鰭式FET的來龍去脈

在今天的平面晶體管中，電流通過柵極下面的平面2D水平信道從源極向漏極流動。柵電壓通過該信道來控制電流。晶體管尺寸隨每種新芯片工藝的推出而逐漸縮小，這使得平面晶體管在處于“關閉”狀態時無法完全阻止電流的流動，導致出現漏電流和過熱現象。在FinFET MOSFET晶體管中，柵極可環繞三側信道，因此其靜電控制效果更佳，可有效阻止晶體管 “關閉”狀態下的電流。更出色的門控效果使設計人員可以增大電流和開關速度，進而提高IC的性能。由于柵極可以環繞鰭式信道的三側信道，因此FinFET經常被稱為3D晶體管（請不要與3D IC混淆，例如Virtex-7 2000T，這是由賽靈思首創的采用堆疊硅片技術的器件）。

在3D晶體管中（請見圖1b），三側信道都有柵極控制，而不僅僅是一側有（如傳統2D平面晶體管）（見圖1a）。通過更薄的FinFET，可以更好地控制信道，今后也可以采用全環柵結構（gate-all-around structure），信道所有側面都被柵極包圍。

業界認為16nm/14nmFinFET工藝相對于采用28nm工藝技術的器件而言用同樣的功耗可將性能提升50%。此外，采用FinFET的器件在性能相同情況下可降低50%的功耗。單位功耗性能優勢加上容量的持續提升使得FinFET工藝對實現16nm、14nm以及更高的技術產品成為了可能。

就此而言，設計制造3D晶體管的成本和復雜性至少在短期內會變得更高，而EDA公司則想方設法對這些采用新工藝的器件特性進行適當建模以及增加他們的工具和電流信號來滿足信號完整性、電遷移、寬量子化、高阻抗以及高電容的要求。這種復雜性使得設計ASIC和ASSP比以前風險更高、成本更大。