TSV技術(shù)應(yīng)用即將遍地開花。隨著各大半導(dǎo)體廠商陸續(xù)將TSV立體堆疊納入技術(shù)藍(lán)圖，TSV應(yīng)用市場(chǎng)正加速起飛，包括影像感應(yīng)器、功率放大器和處理器等元件，皆已開始采用；2013年以后，3D TSV技術(shù)更將由8寸晶圓逐漸邁向12寸晶圓應(yīng)用。

　　三維（3D）硅穿孔（Through Silicon Via， TSV）的應(yīng)用已相當(dāng)廣泛，目前至少用于包含影像感應(yīng)器、快閃記憶體、動(dòng)態(tài)隨機(jī)存取記憶體（DRAM）、處理器（Processor）、現(xiàn)場(chǎng)可編程閘陣列（FPGA）、類比元件及功率放大器等元件。據(jù)專家評(píng)估，能夠整合各家廠商異質(zhì)晶片的究極3D IC，預(yù)估將在2015年左右問世，并且導(dǎo)入量產(chǎn)。

　　CoC晶片堆疊開先河

　　3D IC在專家的定義中總是與TSV脫不了關(guān)聯(lián)，但是進(jìn)入立體堆疊的第一步，卻是晶片級(jí)技術(shù)CoC（Chip on Chip）。CoC會(huì)先將晶片磨薄，并且在沒應(yīng)用TSV的情形下，仍可進(jìn)行晶片鍵合，這個(gè)作法首先是由AT&T貝爾實(shí)驗(yàn)室所提出，而英飛凌（Infineon）在2005年時(shí)所發(fā)表銅/鋅擴(kuò)散焊球制程（SOLID），也是應(yīng)用這種CoC互連技術(shù)。

　　索尼（Sony）在2005年使用CoC技術(shù)，把微處理器（MPU）并到記憶體上，以滿足PlayStation效能需求。然而當(dāng)時(shí)索尼指出，想要達(dá)到預(yù)期的良率水準(zhǔn)，仍需一段更長(zhǎng)的時(shí)間。

　　另外，在數(shù)位相機(jī)與手機(jī)的應(yīng)用上，瑞薩電子（Renesas Electronics）也應(yīng)用過CoC技術(shù)。他們采用的主要原因之一，是因?yàn)轫氁谟洃涹w與中央處理器（CPU）或特殊應(yīng)用積體電路（ASIC）間提供更大的資料傳輸能力。而CoC技術(shù)另外也具有可協(xié)助減少接線端子板（Terminal Board）數(shù)目、有更快的執(zhí)行速度以及更小的尺寸等好處。當(dāng)時(shí)瑞薩在Ni的凸塊底層金屬（UBM），使用SnAg焊球，做為其微凸塊（μ-bump）之用。

　　當(dāng)然，應(yīng)用CoC技術(shù)時(shí)，廠商最注意也是其最特別的地方，在于其可供應(yīng)高速資料傳輸?shù)奶匦裕驗(yàn)橛洃涹w晶片使用微凸塊與邏輯IC直接互連，且應(yīng)用獨(dú)立的記憶體晶片，也毋須再內(nèi)嵌DRAM，且不會(huì)有效能下降風(fēng)險(xiǎn)（表1）。

　　另外，這種微凸塊結(jié)構(gòu)提供比打線接合更多的互連，且有更低的寄生電容（Parasitic Capacitance）、電阻及電感，因此會(huì)讓DRAM與邏輯晶片間有更大的訊號(hào)頻寬，而有更快的資料傳輸率。

　　TSV立體堆疊應(yīng)用普遍

　　在堆疊晶片的技術(shù)上，除了選擇使用CoC技術(shù)外，正宗的選項(xiàng)當(dāng)然是TSV技術(shù)。

　　影像感應(yīng)器最先采用

　　影像感應(yīng)器是TSV技術(shù)的第一波應(yīng)用（使用Backside Via）；包括東芝（Toshiba）、意法半導(dǎo)體（ST）、三星（Samsung），以及Oki Electric（現(xiàn)在屬于Rohm），都已經(jīng)有生產(chǎn)線，而美光（Micron）的TSV影像感應(yīng)器則已被移轉(zhuǎn)到子公司Aptina。

　　Tessera買了ShellCase后，已發(fā)展出可應(yīng)用在影像感應(yīng)器上的TSV技術(shù)。***的精材、日本的三洋（Sanyo）以及中國(guó)蘇州的晶方皆已獲得該技術(shù)授權(quán)。首德（SCHOTT）也發(fā)展出類似架構(gòu)，如可用在產(chǎn)生低電阻與高品質(zhì)電路的背面孔蝕刻及光阻劑噴灑涂膜等技術(shù)，且也準(zhǔn)備好授權(quán)。

　　研究報(bào)告指出，在互補(bǔ)式金屬氧化物半導(dǎo)體（CMOS）影像感應(yīng)器產(chǎn)品上使用背面挖洞技術(shù)，可提供較小封裝尺寸的優(yōu)點(diǎn)，如ST與Leti共同發(fā)表的產(chǎn)品--具有二十三個(gè)輸入輸出（I/O）的影像感應(yīng)器，可以產(chǎn)生直徑70微米（μm）TSV孔徑，且最小可達(dá)間距是150微米。

　　功率放大器藉TSV技術(shù)接地

　　在功率放大器的相關(guān)應(yīng)用上，IBM發(fā)表過可以使用塊晶（Bulk Wafer）技術(shù)來制造應(yīng)用TSV的功率放大器，以0.35奈米的技術(shù)節(jié)點(diǎn)應(yīng)用于移動(dòng)式設(shè)備上。對(duì)于任何高頻操作的功率放大器來說，在射極（Emitter）接地導(dǎo)線的電感，會(huì)減少電晶體可得的功率，為了克服這個(gè)現(xiàn)象，IBM選擇在基底的背面進(jìn)行蝕刻，以產(chǎn)生TSV的穿孔并且進(jìn)行接地，這是他們?cè)贕aAs HBT功率放大器所做的附加動(dòng)作。

　　在2008年，IBM宣布開始提供此技術(shù)于其上市商品SiGe功率放大器上，其晶片尺寸為1.125毫米（mm）×1.2毫米，且有十個(gè)TSV孔，這種作法與以往接合處只能在晶片邊緣四周有所不同。必要時(shí)，此種TSV技術(shù)還可以置放在靠近電能槽（Power Cell）附近，亦即能夠比打線接合封裝的方式減少大約20%的尺寸大小，也可以有傳統(tǒng)打線封裝電感的二十分之一，但是以結(jié)構(gòu)來看，IBM的作法仍屬于單一晶片，并沒有做任何的晶片堆疊，可是至少有應(yīng)用TSV技術(shù)。

　　TSV實(shí)現(xiàn)更高效能處理器

　　現(xiàn)今設(shè)備的運(yùn)算能力，已被CPU、快取（Cache）與主記憶體間的頻寬及訊號(hào)延遲等問題所限制，使用3D IC整合堆疊技術(shù)可讓微處理器縮短互連長(zhǎng)度，因而改善系統(tǒng)效能。

　　想要對(duì)微處理器進(jìn)行3D整合堆疊時(shí)，會(huì)有兩項(xiàng)主要挑戰(zhàn)，首先是如何把3D堆疊制程整合到高效能微處理器制程中，主要考量是如何對(duì)張力強(qiáng)化的硅元件與低介電系數(shù)介電質(zhì)做處理，因?yàn)檫@兩者都對(duì)應(yīng)力較為敏感；而3D堆疊通常會(huì)把元件層薄化到小于50微米，也就讓元件更容易產(chǎn)生應(yīng)力效應(yīng)，還有TSV接合的區(qū)域也會(huì)在堆疊時(shí)，因熱膨脹系數(shù)沒有搭配好，而產(chǎn)生熱機(jī)械應(yīng)力與張力效應(yīng)。

　　第二個(gè)主要的挑戰(zhàn)，則是須要解決當(dāng)3D堆疊有效地增加電晶體密度后，讓堆疊體在散熱上更加錯(cuò)綜復(fù)雜的問題。這是因?yàn)槲⑻幚砥饔懈叩暮碾娒芏龋铱捎玫纳崧窂接邢蓿幚磉^熱的問題于是更加關(guān)鍵。雖然在堆疊后的微處理器結(jié)構(gòu)下，散熱會(huì)變得更差。

　　這類產(chǎn)品的第一波應(yīng)用，是把快取記憶體接合到處理器。在設(shè)計(jì)上，處理器會(huì)全面的被重新分區(qū)（Repartition），這將涵蓋邏輯與邏輯晶片的相互堆疊空間，以便充分應(yīng)用3D堆疊的好處，并達(dá)到較低的耗電與雜訊，但首先需要有更好的3D設(shè)計(jì)工具來支援Repartition。

　　索尼在2012年啟動(dòng)應(yīng)用TSV技術(shù)至新一代游戲機(jī)的CPU/圖形處理器（GPU）開發(fā)計(jì)劃，主要是想讓PlayStation游戲機(jī)有更長(zhǎng)的架上壽命，且藉由一系列的高規(guī)格、頂尖技術(shù)包含TSV互連的封裝，不斷地在其產(chǎn)品生命周期內(nèi)更新其平臺(tái)。

　　TSV邁向12寸晶圓應(yīng)用

　　最近幾個(gè)月來，TSV已漸漸朝應(yīng)用在12寸的晶圓上發(fā)展，但目前仍是以8寸為主要應(yīng)用，幾個(gè)研發(fā)聯(lián)盟也都已有12寸TSV試產(chǎn)線，可以供材料、設(shè)備、制程等相關(guān)供應(yīng)商進(jìn)行研發(fā)。

　　首先，表2整理8寸與12寸晶圓在未來使用TSV堆疊至少兩顆晶片的應(yīng)用產(chǎn)量，這個(gè)預(yù)測(cè)值包含各式應(yīng)用，其中可以看出在2011年前，12寸晶圓的應(yīng)用都僅止于研發(fā)階段，但在2013年開始便快速發(fā)展。在那之前，各式的研發(fā)，都將于無晶圓（Fabless）、整合元件制造商（IDM）、封裝廠，甚至于晶圓代工（Foundry）與封測(cè)代工廠（OSAT）進(jìn)行。

　　目前影像感應(yīng)器產(chǎn)品，并沒有太多的堆疊結(jié)構(gòu)，但在各大廠的技術(shù)藍(lán)圖上，已將數(shù)位訊號(hào)處理器（DSP）晶片堆疊進(jìn)去；其中，又以CMOS影像感應(yīng)器較會(huì)使用立體堆疊。如先前所述，藉由使用背面顯影技術(shù)，影像感應(yīng)器可拜TSV之賜而達(dá)到更小的尺寸。

　　表3是針對(duì)使用背面進(jìn)行TSV制程的影像感應(yīng)器所做的產(chǎn)量預(yù)估。值得一提的是，影像感應(yīng)器已進(jìn)入3D堆疊應(yīng)用，并且預(yù)測(cè)將于2013年，產(chǎn)量可達(dá)15億顆。由于縮小尺寸是消費(fèi)者的主要偏好，這個(gè)預(yù)測(cè)實(shí)現(xiàn)的可能性非常地高。

　　雖然僅有少數(shù)的資料探討到3D堆疊在功率放大器上，但從2009年起，使用TSV技術(shù)來制造功率放大器的應(yīng)用已有其市場(chǎng)，主要還是在8寸的晶圓尺寸上，由于應(yīng)用面比較廣，從2010年至2014年，產(chǎn)能將會(huì)大幅提升，表4即為使用TSV于功率放大器的應(yīng)用預(yù)測(cè)。

　　CPU處理器應(yīng)用TSV技術(shù)，預(yù)測(cè)大概會(huì)從22奈米之后才會(huì)開始，晶片尺寸大約263平方毫米，但使用TSV堆疊DRAM于CPU處理器上，預(yù)測(cè)必須到2014年之后才會(huì)有商品出現(xiàn)。

　　從表5可以看出應(yīng)用于處理器上的TSV直至2013年后才會(huì)有產(chǎn)量出來，在這之前僅止于研發(fā)階段，而且目標(biāo)大多鎖定12寸晶圓尺寸。

　　圖形處理器也可以在3D TSV技術(shù)上找到其本身的利基，輝達(dá)（NVIDIA）剛成立時(shí)，僅能夠?qū)⒁话偃f個(gè)電晶體制作在處理器上，而現(xiàn)在則可使用40奈米的技術(shù)將32億個(gè)電晶體擠進(jìn)單一顆圖形處理器上。可是耗電仍是個(gè)大麻煩，在進(jìn)入90奈米后，耗電便一直增加，藉由使用應(yīng)變硅（Strained Silicon）、電軌（Power Rail）、休眠模式及多重門檻電壓等技術(shù)，輝達(dá)宣稱可以在20毫米×20毫米的晶片尺寸下，維持僅130瓦（W）的耗電。

　　另一個(gè)問題，則是漏電流。根據(jù)輝達(dá)的說法，直流電（DC）在一開始會(huì)超過交流電壓，而當(dāng)電晶體有較高的門檻電壓時(shí)，漏電流將更為嚴(yán)重，在接下來的兩代圖形處理器，將會(huì)有100億個(gè)電晶體，而漏電流須設(shè)法趨近零。圖形處理器需TSV，以便讓邏輯晶片可以連結(jié)到DRAM與各個(gè)晶片上，而使得尺寸大大縮小。

　　廠商陸續(xù)導(dǎo)入TSV技術(shù)

　　TSV技術(shù)的應(yīng)用，在固態(tài)技術(shù)協(xié)會(huì)（JEDEC）宣布寬I/O介面DRAM應(yīng)用TSV堆疊的標(biāo)準(zhǔn)后，才算有一個(gè)共通架構(gòu)讓廠商得以取得共識(shí)。不難想像，實(shí)際上還是有許多應(yīng)用TSV的空間，只是基于成本、效能、可靠度、良率等不同層面的考量下，主流技術(shù)還未能轉(zhuǎn)到3D IC的身上。

　　話雖如此，自2008年起，陸續(xù)有半導(dǎo)體大廠正式將應(yīng)用TSV的立體堆疊，規(guī)畫到技術(shù)藍(lán)圖中，如2011年12月臺(tái)積電便決定獨(dú)力開發(fā)與供應(yīng)TSV的制程服務(wù)。

　　雖然目前在市場(chǎng)上已有許多的公司規(guī)劃且有意導(dǎo)入TSV技術(shù)到自家的核心產(chǎn)品上，但由于成本較難估算，且價(jià)值鏈架構(gòu)并不穩(wěn)定，仍需時(shí)間來加以厘清，才可加速TSV市場(chǎng)應(yīng)用。