TSV邁向12寸晶圓應用

　　最近幾個月來，TSV已漸漸朝應用在12寸的晶圓上發展，但目前仍是以8寸為主要應用，幾個研發聯盟也都已有12寸TSV試產線，可以供材料、設備、制程等相關供應商進行研發。

　　首先，表2整理8寸與12寸晶圓在未來使用TSV堆疊至少兩顆晶片的應用產量，這個預測值包含各式應用，其中可以看出在2011年前，12寸晶圓的應用都僅止于研發階段，但在2013年開始便快速發展。在那之前，各式的研發，都將于無晶圓（Fabless）、整合元件制造商（IDM）、封裝廠，甚至于晶圓代工（Foundry）與封測代工廠（OSAT）進行。

　　目前影像感應器產品，并沒有太多的堆疊結構，但在各大廠的技術藍圖上，已將數位訊號處理器（DSP）晶片堆疊進去；其中，又以CMOS影像感應器較會使用立體堆疊。如先前所述，藉由使用背面顯影技術，影像感應器可拜TSV之賜而達到更小的尺寸。

　　表3是針對使用背面進行TSV制程的影像感應器所做的產量預估。值得一提的是，影像感應器已進入3D堆疊應用，并且預測將于2013年，產量可達15億顆。由于縮小尺寸是消費者的主要偏好，這個預測實現的可能性非常地高。

　　雖然僅有少數的資料探討到3D堆疊在功率放大器上，但從2009年起，使用TSV技術來制造功率放大器的應用已有其市場，主要還是在8寸的晶圓尺寸上，由于應用面比較廣，從2010年至2014年，產能將會大幅提升，表4即為使用TSV于功率放大器的應用預測。

　　CPU處理器應用TSV技術，預測大概會從22奈米之后才會開始，晶片尺寸大約263平方毫米，但使用TSV堆疊DRAM于CPU處理器上，預測必須到2014年之后才會有商品出現。

　　從表5可以看出應用于處理器上的TSV直至2013年后才會有產量出來，在這之前僅止于研發階段，而且目標大多鎖定12寸晶圓尺寸。

　　圖形處理器也可以在3D TSV技術上找到其本身的利基，輝達（NVIDIA）剛成立時，僅能夠將一百萬個電晶體制作在處理器上，而現在則可使用40奈米的技術將32億個電晶體擠進單一顆圖形處理器上?？墒呛碾娙允莻€大麻煩，在進入90奈米后，耗電便一直增加，藉由使用應變硅（Strained Silicon）、電軌（Power Rail）、休眠模式及多重門檻電壓等技術，輝達宣稱可以在20毫米×20毫米的晶片尺寸下，維持僅130瓦（W）的耗電。

　　另一個問題，則是漏電流。根據輝達的說法，直流電（DC）在一開始會超過交流電壓，而當電晶體有較高的門檻電壓時，漏電流將更為嚴重，在接下來的兩代圖形處理器，將會有100億個電晶體，而漏電流須設法趨近零。圖形處理器需TSV，以便讓邏輯晶片可以連結到DRAM與各個晶片上，而使得尺寸大大縮小。

　　廠商陸續導入TSV技術

　　TSV技術的應用，在固態技術協會（JEDEC）宣布寬I/O介面DRAM應用TSV堆疊的標準后，才算有一個共通架構讓廠商得以取得共識。不難想像，實際上還是有許多應用TSV的空間，只是基于成本、效能、可靠度、良率等不同層面的考量下，主流技術還未能轉到3D IC的身上。

　　話雖如此，自2008年起，陸續有半導體大廠正式將應用TSV的立體堆疊，規畫到技術藍圖中，如2011年12月臺積電便決定獨力開發與供應TSV的制程服務。

　　雖然目前在市場上已有許多的公司規劃且有意導入TSV技術到自家的核心產品上，但由于成本較難估算，且價值鏈架構并不穩定，仍需時間來加以厘清，才可加速TSV市場應用。