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　　在pcb layout中必須要考慮SI.差的信號完整性不是由某一因素導致的，而是由板級設計中多種因素共同引起的。特別是在高速電路中，所使用的芯片的切換速度過快、端接元件布設不合理、電路的互聯不合理等都會引起信號的完整性問題。具體主要包括串擾、反射、過沖與下沖、振蕩、信號延遲等。信號完整性是指信號在信號線上的質量。信號具有良好的信號完整性是指當在需要的時候，具有所必需達到的電壓電平數值。

　　在Cadence的信號仿真軟件中，將信號的延遲也放在反射的子參數中度量，有Settledelay、Switchdelay、Propdelay。其中前兩個與IBIS模型庫中的測試負載有關，這兩個參數可以通過驅動器件和接收器件的用戶手冊參數得到，可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計算得到的值，就可以得出我們真正需要的兩個器件之間的時延范圍Propdelay。在具體器件布放的時候，如果器件的位置不合適，在對應的時延表中那部分會顯示紅色，當把其位置調整合適后將會變成藍色，表示信號在器件之間的延時已經滿足Propdelay規定的范圍了。

　　由于傳輸線上的等效電容和電感都會對信號的數字切換產生延遲，加上反射引起的振蕩回繞，使得數據信號不能滿足接收端器件正確接收所需要的時間，從而導致接收錯誤。驅動過載、走線過長都會引起延時。電路中只能按照規定的時序接收數據，過長的信號延遲可能導致時序和功能的混亂，在低速的系統中不會有問題，但是信號邊緣速率加快，時鐘速率提高，信號在器件之間的傳輸時間以及同步時間就會縮短。必須在越來越短的時間預算中要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜。