高速PCB互連設計中的測試技術

互連設計技術包括測試、仿真以及各種相關標準，其中測試是驗證各種仿真分析結果的方法和手段。優秀的測試方法和手段是保證互連設計分析的必要條件，對于傳統的信號波形測試，主要應當關注的是探頭引線的長度，避免pigtail引入不必要的噪聲。本文主要討論互連測試技術的新應用及其發展。?
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???????????????????????????????????????????????????????????????????????????????????? 圖1：0.1uf電容阻抗曲線
　　
近些年，隨著信號速率的不斷提升，測試對象出現了顯著的變化，不再僅僅局限于傳統的利用示波器測試信號波形，電源地噪聲、同步開關噪聲(ssn)、抖動(jitter)逐漸成為互連設計工程師的關注重點，一些射頻領域的儀器已被應用于互連設計。互連設計中常用的測試儀器包括頻譜分析儀、網絡分析儀、示波器以及這些儀器所使用的各種探頭和夾具，為了適應不斷提高的信號速率，這些測試儀器的使用方法發生了顯著的變化。本文以這些測試儀器為工具，主要從測試的校準方法、無源器件的建模方法、電源完整性測試、時鐘信號抖動的測試方法等方面介紹近年來互連設計測試技術的發展。
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在文章的最后，還將結合剛剛結束的designcon2005大會對未來測試技術的發展作簡要介紹。

校準方法
在三種常用的測試儀器中，網絡分析儀的校準方法最為嚴謹，頻譜分析儀次之，示波器的校準方法最為簡單。因此，我們這里主要討論網絡分析儀的校準方法。網絡分析儀常用的校準方法有三種，thru、trl和solt。三種方法的特性如表1所示。?
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???????????????????????????????????????????????????????????????????????????? 表1：網絡分析儀常用的校準
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thru的實質是歸一化，校準時網絡分析儀記錄夾具的測試結果(s21_c)，在實際測試中，直接將測試結果(s21_m)與s21_c相除，即得到待測件的測試結果(s21_a)。thru校準忽略了測試夾具中的不匹配造成的反射以及空間中的電磁耦合，因此，它的校準精度最低。在僅測試s21，而且測試精度要求不高的情況下可以使用該校準方式。

在pcb等非coaxial結構中，有時需要對走線、過孔、連接器等的特性做測試。在這種情況下，測試儀器供應商沒有提供標準校準件，而且測試人員也很難在測試校準端口做出良好的開路、短路、匹配負載等校準件，因此，不能做傳統的solt校準。利用trl校準的優點是不需要標準校準件，可以將測試校準端口延伸至所需要的位置。目前trl校準在pcb結構測試中的使用已經比較廣泛。

solt通常被認為是標準的校準方法，校準模型中共有12個校準誤差參數，通過使用短路、開路、負載和直通對各種誤差做校準計算。由于測試儀器供應商通常僅提供coaxial校準件，所以在非coaxial結構，無法使用solt校準方法。

以上三種校準方法都可以利用信號流圖的方式做詳細的分析，其中各個誤差參數在信號流圖中均有對應參數。通過信號流圖，可以很清楚的了解各種校準方法的誤差敏感度，從而了解實際測試的誤差范圍。這里需要提出的一點是，即使是標準的solt校準方法，在校準模型中也忽略了五個誤差參數。通常情況下，這五個誤差參數不會影響校準精度。但在使用時如果不注意校準夾具的設計，會出現無法校不準的現象。

頻譜分析儀內部提供一個標準源供校準使用，校準時只需要將內部標準源通過測試夾具與輸入端口相連即可，校準所需時間約為10分鐘。示波器的校準則更為簡單，將探頭連接至內部標準源，確認即可，校準所需時間約為1分鐘。

無源器件的測試和建模
隨著信號速率的不斷升高，無源器件在信號鏈路中的作用越來越重要，系統性能仿真分析準確與否，往往決定于無源器件的模型精度。因此，無源器件的測試和建模逐漸成為各個設備供應商的互連設計中的重要組成部分。常用的無源器件有以下幾種：連接器、pcb走線及過孔、電容、電感(磁珠) 。

在高速信號完整性設計中，連接器對信號鏈路的影響最大。對于經常使用的高速連接器，通常的做法是按照trl校準方法做校準夾具，對連接器進行測試建模，供仿真分析使用。pcb走線及過孔的測試建模方法與連接器相類似，也使用trl校準將測試端口移至所需位置，然后測試建模。?

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?????????????????????????????????????????????????????????????????????????????? 圖2：某單板電源阻抗特性
　　
電容模型在信號完整性分析中有應用，更主要的應用在電源完整性分析中。業界常用的電容建模儀器是阻抗分析儀和網絡分析儀，分別適用于不同頻段，阻抗分析儀適用于低頻段，網絡分析儀適用于高頻段。如果具體實際測試中使用網絡分析儀做電源完整性測試，建議在電容建模的全頻段均使用網絡分析儀，以保證建模和應用的一致性。由于電容的阻抗較小，在使用網絡分析儀建模時，通常使用并聯方式。目前業界在電容建模中沒有解決的問題是如何消除夾具與電容之間的互耦，以減小夾具對建模結果的影響。

在傳統的電源設計中，經常會使用電感(磁珠)對電源做隔離，以減小噪聲干擾。而實際設計中，經常會出現去除隔離電感(磁珠)，電源地噪聲反而減小。這是由于電感(磁珠)與其它濾波器件產生諧振。為了避免這種情況的發生，有必要對電感(磁珠)建模并仿真以避免諧振。業界常用的電感(磁珠)建模方式也是采用網絡分析儀，具體方法與電容建模相類似，不同之處在于電感(磁珠)建模時采用串聯方式，電容建模時采用并聯方式。

上面的幾種無源器件的建模主要應用在信號完整性和電源完整性方面，近些年emi的仿真分析正逐步發展，關于emi無源器件的測試建模也逐漸成為互連設計的重點。如圖1所示為電容的阻抗曲線。

電源完整性測試
隨著芯片功率不斷升高，工作電壓不斷降低，電源地噪聲逐漸成為互連設計中關注的對象。從測試對象的角度，電源完整性測試可分為兩部分，電源系統特性測試和電源地噪聲測試。前者是對系統供電部分性能的測試(無源測試)，后者是直接測試系統工作時的電源地噪聲(有源測試)，同步開關噪聲也可歸類為電源地噪聲。

測試電源系統性能時，通常使用網絡分析儀，測試對象是電源系統的self-impedance和transfer-impedance。一般情況下，電源系統的阻抗均遠小于網絡分析儀系統阻抗(50歐姆)，所以測試時只要做直通校準就可以了，利用公式s21=z/25就可以得到電源系統的阻抗。圖2所示為某單板電源阻抗特性。

測試電源地噪聲可以使用頻譜分析儀和示波器，頻譜分析儀的輸入端口不能接入直流分量，因此在測試電源地噪聲時，必須在測試夾具中串連dc-blocking。頻譜分析儀的輸入阻抗為50歐姆，電源地網絡的阻抗一般為毫歐姆級，所以，測試夾具不會對待測系統產生影響。示波器的輸入阻抗隨設置的不同而改變，以泰克公司的tds784為例，其低頻截至頻率隨耦合方式和系統阻抗變化而變化，如表2所示。

上面所描述的方法都是測試單板上的電源地噪聲，而真正影響芯片工作的是芯片內的電源地噪聲，這時需要借助同步開關噪聲測試來確定芯片內的電源地噪聲。設芯片有n個io端口，令其中一個保持靜止，另外n-1個同時翻轉，測試靜止網絡上的信號波形，即同步開關噪聲。同步開關噪聲中既包括電源地噪聲，也包括封裝內不同信號之間的串擾，目前沒有辦法將二者完全區分開。?
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?????????????????????????????????????????????????????????????????????? 表2：示波器輸入阻抗隨設置而改變
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時鐘信號抖動的測試
在一些高端產品中，抖動逐漸成為影響產品性能的重要指標，這里僅對如何利用頻譜分析儀測試時鐘信號抖動及問題定位做簡單介紹，關于數據信號的抖動測試暫不涉及。

在大多數系統中，時鐘都是由晶振或鎖相環產生。時鐘信號的抖動測試比較簡單，不需要高端的測試儀器，使用常用的頻譜分析儀就可以做問題定位。理想的時鐘信號的頻譜是干凈的離散頻譜，僅在時鐘頻率的倍頻上有分量。如果時鐘信號出現抖動，在這些倍頻的附近會出現旁瓣，抖動大小與這些旁瓣的功率大小成正比。

利用頻譜分析儀測試時鐘抖動的具體方法是在時鐘信號鏈路上任意找一個可測試點，將該點信號通過dc-blocking連接至頻譜分析儀，觀察測試結果。由于測試夾具是線性系統，因此，不必擔心產生新的頻譜分量。前面提到時鐘都是由晶振或鎖相環產生，在這種情況下，引入時鐘抖動的重要原因是晶振或鎖相環的電源噪聲。利用前面介紹的方法測試所得的晶振或鎖相環的電源噪聲，與時鐘頻譜中的旁瓣做對比，基本可以確定出導致時鐘抖動的原因。問題的解決辦法是根據時鐘頻譜旁瓣，重新設計晶振或鎖相環的濾波電路，在一般情況下，這些問題可以通過合理選擇濾波電容解決。

designcon2005的技術方向
designcon是每年互連技術領域的第一次大會，每年的大會上在今年designcon2005中，主要有以下一些技術發展趨勢：

a.單純的電源完整性的仿真與測試在業界已經有很多應用，不再是分析工作中的難點。

b.電容和電感(磁珠)的建模已經在業界推廣，其方法已經較為完善。

c.互連設計的重點向封裝移動，板級分析已經較為成熟，同步開關噪聲的仿真與測試逐漸成為業界關注的問題。

d.抖動(jitter)的測試方法及標準逐漸成為業界關注的問題，大會上有多家測試設備供應商推出自己的抖動分析儀。

總結
本文簡要的對目前互連設計領域的測試對象和測試方法做了簡要的介紹。隨著信號速率的不斷提高，逐漸出現一些新的測試內容，其中包括電源地噪聲、無源器件建模、抖動等內容。作者根據自己的工作經驗，提出了對于這些新的測試內容的測試方法。在傳統的信號波形測試中，主要應考慮減小地線長度，以避免pigtail耦合入噪聲，降低測試精度。在未來的互連設計中，由于信號工作頻率提升，工作重點將向芯片封裝轉移，相關的測試和建模技術將成為工作重點。